包括字线驱动电路的集成电路装置
1.相关申请的交叉引用
2.本技术要求于2020年11月4日在韩国知识产权局提交的韩国专利申请no.10-2020-0146319的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
3.本公开涉及一种集成电路装置，并且更具体地，涉及一种包括字线驱动电路的集成电路装置。
背景技术：
4.随着电子产品变小、执行多种功能并且具有高性能，已经采用高容量集成电路器件。随着诸如动态随机存取存储器(dram)装置的存储器装置的特征尺寸减小，驱动存储器装置的组成晶体管中的每一个的栅电极和漏极区之间的间隙减小。这种减小的间隙可能导致栅极感应漏极泄漏(gidl)电流。
技术实现要素：
5.一种集成电路装置包括多个存储器单元，每个存储器单元包括沟道区、第一子字线、第二子字线和储存元件。字线驱动电路被配置为驱动所述多个存储器单元中的每一个的第一子字线和第二子字线。字线驱动电路包括p沟道金属氧化物半导体(pmos)晶体管，其中第一字线驱动信号被施加至pmos晶体管的源极。子字线使能信号施加被至pmos晶体管的栅极。第一子字线连接至pmos晶体管的漏极。负电压被施加至n沟道金属氧化物半导体(nmos)晶体管的源极。子字线使能信号被施加至nmos晶体管的栅极。第一子字线连接至nmos晶体管的漏极。第二字线驱动信号被施加至保持nmos晶体管的栅极。负电压被施加至保持nmos晶体管的源极。第一子字线连接至保持nmos晶体管的漏极。第一子字线连接至第一保持pmos晶体管的源极。第二子字线连接至第一保持pmos晶体管的漏极。负电压被施加至第一保持pmos晶体管的栅极。
6.集成电路装置包括多个存储器单元，每个存储器单元包括沟道区、第一子字线、第二子字线和储存元件。字线驱动电路被配置为将第一电压施加至各自连接至选择的存储器单元的第一子字线和第二子字线，响应于子字线使能信号、第一字线驱动信号和第二字线驱动信号，将第二电压施加至未选择的存储器单元的第一子字线，并且将第三电压施加至未选择的存储器单元的第二子字线。字线驱动电路包括pmos晶体管，其中第一字线驱动信号被施加至pmos晶体管的源极，子字线使能信号被施加至pmos晶体管的栅极，并且第一子字线连接至pmos晶体管的漏极。第二电压被施加至nmos晶体管的源极，子字线使能信号被施加至nmos晶体管的栅极，并且第一子字线连接至nmos晶体管的漏极。第二字线驱动信号被施加至保持nmos晶体管的栅极。第二电压被施加至保持nmos晶体管的源极。第一子字线连接至保持nmos晶体管的漏极。第一子字线连接至第一保持pmos晶体管的源极，第二子字线连接至第一保持pmos晶体管的漏极，并且负电压被施加至第一保持pmos晶体管的栅极。
7.一种集成电路装置包括设置在衬底上的多个存储器单元。多个存储器单元中的每一个包括半导体图案，其在平行于衬底的顶表面的第一水平方向上延伸并且包括第一源极/漏极区、沟道区和第二源极/漏极区。位线设置为邻近于半导体图案的第一源极/漏极区并且在平行于衬底的顶表面的第二水平方向上延伸。第一子字线设置为邻近于半导体图案的沟道区，与位线间隔开第一距离，并且在垂直于衬底的顶表面的竖直方向上延伸。第二子字线设置为邻近于半导体图案的沟道区，与位线间隔开大于第一距离的第二距离，并且在竖直方向上延伸。字线驱动电路被配置为响应于子字线使能信号、第一字线驱动信号和第二字线驱动信号，将第一电压施加至各自连接至选择的存储器单元的第一子字线和第二子字线，将第二电压施加至未选择的存储器单元的第一子字线，并且将第三电压施加至未选择的存储器单元的第二子字线。第一电压设为高于电源电压的升压电压，第二电压设为低于地电压的负电压，第三电压设为高于地电压且低于电源电压的缓冲电压。
附图说明
8.将从下面结合附图的详细描述中更清楚地理解本发明构思的实施例，在附图中：
9.图1是示出根据本公开的示例实施例的集成电路装置的示例的框图；
10.图2是示出根据本公开的示例实施例的集成电路装置的示例布置的平面图；
11.图3是示出图2的字线驱动电路和存储器单元之间的示例连接的示图；
12.图4是图3的字线驱动电路的电路图；
13.图5是示出根据本公开的示例实施例的字线驱动电路的驱动的时序图；
14.图6是根据本公开的示例实施例的存储器单元晶体管的示意图，并且示意性地示出了处于未选择状态的存储器单元晶体管的电位；
15.图7是示出根据本公开的示例实施例的集成电路装置中包括的存储器单元的立体图；
16.图8是存储器单元的平面图；
17.图9是沿图8的线a1-a1'和线a2-a2'截取的存储器单元的剖视图；
18.图10是沿图8的线a3-a3'截取的存储器单元的剖视图；
19.图11是沿图8的线b1-b1'截取的存储器单元的剖视图；
20.图12是示出根据本公开的示例实施例的集成电路装置的平面图；
21.图13是沿图12的线a1-a1'和线a2-a2'截取的集成电路装置的剖视图；
22.图14是示出根据本公开的示例实施例的集成电路装置的平面图；
23.图15是沿图14的线a1-a1'和线a2-a2'截取的集成电路装置的剖视图；
24.图16是示出根据本公开的示例实施例的集成电路装置的单元阵列区的布局图；
25.图17是示出图16的集成电路装置的立体图；
26.图18是示出沿图16的线a1-a1'截取的集成电路装置的剖视图；
27.图19是示出根据本公开的示例实施例的集成电路装置的剖视图；
28.图20是示出根据本公开的示例实施例的集成电路装置的单元阵列区的布局图；
29.图21是示出沿图20的线a1-a1'截取的集成电路装置的剖视图；
30.图22是示出根据本公开的示例实施例的集成电路装置的平面图；
31.图23是根据本公开的示例实施例的字线驱动电路的电路图；以及
32.图24是示出根据本公开的示例实施例的字线驱动电路的驱动的时序图。
具体实施方式
33.下文中，结合附图详细描述本发明构思的示例实施例。
34.图1是示出根据本公开的示例实施例的集成电路装置10的示例配置的框图。
35.参照图1，集成电路装置10包括第一区22和第二区24。集成电路装置10还可包括储存装置，其可为半导体储存装置。例如，集成电路装置10可包括易失性存储器(诸如，动态随机存取存储器(ram)(dram)、同步dram(sdram)、双数据率(ddr)sdram(ddr sdram)、低功率双数据率sdram(lpddr sdram)、图形ddr(gddr)同步dram(sdram)(gddr sdrsm)、ddr3 sdram，ddr4 sdram和/或晶闸管ram(tram))或者非易失性存储器(诸如，相变ram(pram)、磁性ram(mram)和/或电阻式ram(rram))。
36.在本公开的一些实施例中，第一区22可包括dram装置的存储器单元区，第二区24可包括dram装置的外围电路区。第一区22可包括存储器单元阵列22a。
37.第二区24可以响应于命令cmd、地址addr和从例如存储器控制器的外部装置接收的控制信号经由数据线dq输出数据。集成电路装置10还包括命令解码器52、控制逻辑54、地址缓冲器62、行解码器64、列解码器66、感测放大器70和数据输入/输出电路80。
38.存储器单元阵列22a包括按照多行多列布置的矩阵设置的多个存储器单元mc。存储器单元阵列22a包括连接至存储器单元mc(见图3)的多条第一子字线wlx1、wlx2、
……
、和wlxn：wlx(见图3)、多条第二子字线wly1、wly2、
……
、和wlyn：wly(见图3)、以及多条位线bl1、bl2、
……
、和bln：bl(见图3)。多条第一子字线wlx和多条第二子字线wly可连接至存储器单元的行，多条位线bl可连接至存储器单元mc的列。
39.命令解码器52可以对从例如存储器控制器的外部装置接收的写使能信号/we、行地址选通信号/ras、列地址选通信号/cas、芯片选择信号/cs等进行解码，使得控制逻辑54生成与命令cmd相对应的控制信号。命令cmd可包括激活命令、读命令、写命令、预充电命令等。
40.地址缓冲器62从作为外部装置的存储器控制器接收地址addr。地址addr包括对存储器单元阵列22a的行进行寻址的行地址ra和对存储器单元阵列22a的列进行寻址的列地址ca。地址缓冲器62可以将行地址ra提供至行解码器64，并且将列地址ca提供至列解码器66。
41.行解码器64可以选择连接至存储器单元阵列22a的多条字线wl中的任一条。行解码器64可以对从地址缓冲器62接收的行地址ra进行解码，选择与行地址ra相对应的任一条字线wl，并且激活选择的字线wl。
42.列解码器66可以选择存储器单元阵列22a的多条位线bl中的任一条位线bl。列解码器66可以对从地址缓冲器62接收到的列地址ca进行解码，并且选择与列地址ca相对应的特定位线bl。
43.感测放大器70连接至存储器单元阵列22a的位线bl。感测放大器70感测多条位线bl中的选择的位线的电压改变，并且放大和输出感测到的电压改变。数据输入/输出电路80可以经由数据线dq向外输出基于由感测放大器70感测和放大的电压的数据。
44.图2是示出根据本公开的示例实施例的集成电路装置10的示例布置配置的平面
图。图3是示出图2的字线驱动电路与存储器单元之间的示例连接配置的示图。图4是图3的字线驱动电路swdc的电路图。
45.参照图2至图4，集成电路装置10包括多个第一区22。多个第一区22中的每一个可由第二区24至少部分地包围。在本公开的一些示例实施例中，多个第一区22中的每一个可包括dram装置的单元阵列区mca，第二区24可包括其中形成了dram装置的外围电路的区(下文中，称作“外围电路区”)和核心区。
46.第二区24可包括子字线驱动器块swd、感测放大器块s/a和连接块cjt。
47.字线驱动电路swdc设置在子字线驱动器块swd中，以将第一子字线wlx和第二子字线wly驱动至不同电压电平。由从行解码器64(见图1)输出的子字线使能信号nweib以及第一字线驱动信号pxid和第二字线驱动信号pxib控制字线驱动电路swdc中的每一个。第一字线驱动信号pxid和第二字线驱动信号pxib是用于驱动字线驱动电路swdc的互补信号。当访问存储器单元mc时，对应的子字线使能信号nweib被激活。对应的字线驱动电路swdc响应于子字线使能信号nweib将升压电压vpp施加至对应的第一子字线wlx和对应的第二子字线wly。当完成对存储器单元mc的访问操作时，字线驱动电路swdc将对应的第一子字线wlx预充电至负电压vbb2并且将对应的第二子字线wly预充电至缓冲电压vpt。
48.多个感测放大器70(见图1)可以设置在感测放大器块s/a中。多个位线感测放大器bl sa设置在感测放大器块s/a中，并且位线感测放大器bl sa中的每一个连接至位线bl1、bl2、
……
、或bln以及与其相对应的互补位线blb1，blb2、
……
、或blbn，位线感测放大器bl sa连接至与存储器单元区mca的列相对应的存储器单元mc。位线感测放大器bl sa可以放大存储在存储器单元mc中的数据，例如，可以感测选择的位线bl的电压改变，并且放大和输出感测到的电压改变。
49.连接块cjt可设置在子字线驱动器块swd和感测放大器块s/a彼此交叉的点处。用于将高于电源电压的高电压(例如，升压电压vpp)供应至选择的第一子字线wlx和选择的第二子字线wly并且将负电压vbb2施加至未选择的第一子字线wlx的驱动信号生成电路可设置在连接块cjt中。另外，用于驱动感测放大器70的功率驱动器和地驱动器可交替地设置在连接块cjt中。
50.在第二区24中还可形成诸如逆变器链和输入/输出电路的外围电路。
51.设置在单元阵列区mca中的多个存储器单元mc可连接至平行设置的第一子字线wlx和第二子字线wly，并且第一子字线wlx和第二子字线wly可以对应于彼此间隔开并且各自设置在存储器单元mc的沟道区上的两个栅电极。第一子字线wlx可设置为更靠近位线bl，第二子字线wly可设置为更靠近储存节点sn(见图6)。当选择了存储器单元mc时(例如，当存储器单元晶体管mct(见图6)导通时)，可将相同的电压施加至第一子字线wlx和第二子字线wly，因此第一子字线wlx和第二子字线wly可以用作一个栅电极。当未选择存储器单元mc时(例如，当存储器单元晶体管mct截止时)，可以将不同的电压施加至第一子字线wlx和第二子字线wly，以有效地减小或抑制由于浮体效应导致的gidl电流。
52.与一个存储器单元行相对应的第一子字线wlx和第二子字线wly连接至一个字线驱动电路swdc。升压电压vpp从字线驱动电路swdc被施加至选择的存储器单元行的第一子字线wlx，并且升压电压vpp从字线驱动电路swdc被施加至选择的存储器单元行的第二子字线wly。当对存储器单元行的访问终止时，负电压vbb2从字线驱动电路swdc被施加至存储器
单元行的第一子字线wlx，并且缓冲电压vpt从字线驱动电路swdc被施加至存储器单元行的第二子字线wly。
53.如图4所示，字线驱动电路swdc可包括n沟道金属氧化物半导体(nmos)晶体管tn0、p沟道金属氧化物半导体(pmos)晶体管tp0、保持nmos晶体管tn1和第一保持pmos晶体管tp1。第一字线驱动信号pxid被施加至pmos晶体管tp0的源极，子字线使能信号nweib被施加至pmos晶体管tp0的栅极，并且第一子字线wlx连接至pmos晶体管tp0的漏极。负电压vbb2被施加至nmos晶体管tn0的源极，子字线使能信号nweib被施加至nmos晶体管tn0的栅极，并且第一子字线wlx连接至nmos晶体管tn0的漏极。
54.第二字线驱动信号pxib被施加至保持nmos晶体管tn1的栅极，负电压vbb2被施加至保持nmos晶体管tn1的源极，第一子字线wlx连接至保持nmos晶体管tn1的漏极。第一子字线wlx连接至第一保持pmos晶体管tp1的源极，第二子字线wly连接至第一保持pmos晶体管tp1的漏极，并且负电压vbb2可被施加至第一保持pmos晶体管tp1的栅极。
55.在本公开的示例实施例中，缓冲电压vpt的电平可低于升压电压vpp的电平且高于负电压vbb2的电平。例如，缓冲电压vpt的电平可为约0.1伏特(v)至约0.5v。缓冲电压vpt的电平与负电压vbb2的电平之间的差可以与第一保持pmos晶体管tp1的阈电压电平相对应。
56.根据比较例的字线驱动电路swdc具有包括nmos晶体管tn0、pmos晶体管tp0和保持nmos晶体管tn1的结构，并且被配置为当选择存储器单元mc时将升压电压vpp施加至一条字线，并且当未选择存储器单元mc时将负电压vbb2施加至该条字线。因此，安装附加的电压生成器以当未选择存储器单元mc时将不同的电压电平施加至第一子字线wlx和第二子字线wly。然而，在字线驱动电路swdc中，根据本公开的示例实施例，在从保持nmos晶体管tn1的漏极端子施加负电压vbb2的同时，可从第一保持pmos晶体管tp1的漏极端子施加具有比负电压vbb2的电平高的电平的缓冲电压vpt。因此，字线驱动电路swdc可以将不同的电压施加至第一子字线wlx和第二子字线wly，而不用安装附加的电压生成器，因此，可以避免由于形成附加的电压生成器而导致的外围电路区的开销。
57.图5是示出根据本公开的示例实施例的字线驱动电路的驱动的时序图。
58.参照图5，第一字线使能信号pxi最初保持低电平，如果期望激活对应的第一子字线wlx和对应的第二子字线wly，则第一字线使能信号pxi在定时t1和定时t3转变至高电平vcc，并且如果期望激活其它字线，则第一字线使能信号pxi在定时t2和定时t4转变至低电平vss。
59.第一字线驱动信号pxid(或者升压节点电压信号)初始保持低电平，当第一字线使能信号pxi在定时t1和定时t3转变至高电平vcc时，第一字线驱动信号pxid转变至升压电压vpp的电平，并且当第一字线使能信号pxi在定时t2和定时t4转变至低电平vss时，第一字线驱动信号pxid转变至地电压的电平，例如，低电平vss。
60.子字线使能信号nweib初始保持高电平vcc，并且将对应的第一子字线wlx和对应的第二子字线wly禁用至负电压电平。然后，如果期望激活对应的第一子字线wlx和对应的第二子字线wly，则子字线使能信号nweib在定时t1和定时t3转变至低电平vss，并且如果期望激活其它字线，则子字线使能信号nweib在定时t2和定时t4转变至高电平vcc。
61.第二字线驱动信号pxib初始保持高电平vcc，并且将对应的第一子字线wlx和对应的第二子字线wly禁用至负电压电平。然后，如果期望激活对应的第一子字线wlx和对应的
第二子字线wly，则第二字线驱动信号pxib在定时t1和定时t3转变至低电平vss，并且如果期望激活其它字线，则第二字线驱动信号pxib在定时t2和定时t4转变至高电平vcc。
62.响应于第二字线驱动信号pxib，第一子字线wlx初始保持在负电平。然后，当子字线使能信号nweib在定时t1和定时t3转变至低电平vss时，在过去了一定时间延迟之后，第一字线驱动信号pxid被发送至第一子字线wlx，并且当子字线使能信号nweib在激活其它字线的定时t2和定时t4转变至高电平vcc时，响应于第二字线驱动信号pxib，第一子字线wlx被去激活至负电平vbb2。
63.响应于第二字线驱动信号pxib，第二子字线wly初始保持在缓冲电压vpt的电平。然后，当子字线使能信号nweib在定时t1和定时t3转变至低电平vss时，在过去了一定时间延迟之后，第一字线驱动信号pxid被发送至第二子字线wly，并且当子字线使能信号nweib在激活其它字线的定时t2和定时t4转变至高电平vcc时，响应于第二字线驱动信号pxib，第二子字线wly被去激活至缓冲电压vpt的电平。
64.在本公开的示例实施例中，缓冲电压vpt的电平可低于升压电压vpp的电平且高于负电压vbb2的电平。例如，缓冲电压vpt的电平可为约0.1v至约0.5v。缓冲电压vpt的电平与负电压vbb2的电平之间的差可以与第一保持pmos晶体管tp1的阈电压电平相对应。
65.当第一子字线wlx(例如，在激活其它字线的定时t2和定时t4)被禁用时，负电压vbb2可被施加至第一保持pmos晶体管tp1的源极，并且当负电压vbb2被施加至第一保持pmos晶体管tp1的栅极时，处于饱和区的第一保持pmos晶体管tp1的漏极(例如，连接至第二子字线wly的端子)与源极之间的电压可基本等于或类似于第一保持pmos晶体管tp1的阈电压。
66.图6是示出根据本公开的示例实施例的存储器单元晶体管mct的示意图，并且图6示意性地示出了处于未选择状态的存储器单元晶体管mct的电位。
67.参照图6，存储器单元晶体管mct包括设置在第一杂质区sd1与第二杂质区sd2之间的沟道区ch。位线bl设置为邻近于第一杂质区sd1，储存节点sn设置为邻近于第二杂质区sd2。第一子字线wlx设置在沟道区ch上，并且靠近第一源极/漏极区(例如，第一杂质区sd1)，第二子字线wly设置在沟道区ch上，并且靠近第二源极/漏极区(例如，第二杂质区sd2)。第一子字线wlx与位线bl间隔开第一距离d11，第二子字线wly与位线bl间隔开大于第一距离d11的第二距离d12。
68.当未选择存储器单元晶体管mct时，如图5所示，负电压vbb2从字线驱动电路swdc被施加至第一子字线wlx，并且缓冲电压vpt被施加至第二子字线wly。在示例中，负电压vbb2可为约-0.2v，并且缓冲电压vpt可为约0.4v。
69.由于不同的电压被施加至第一子字线wlx和第二子字线wly，沟道区ch具有两个弯曲部分(例如，第一弯曲部分cl1和第二弯曲部分cl2)以及两个弯曲部分之间的拐点pi。例如，第一弯曲部分cl1与邻近于第一子字线wlx的沟道区ch的电位相对应，并且指示电位随着与位线bl相距的距离增大而逐渐增大。第二弯曲部分cl2与邻近于第二子字线wly的沟道区ch的电位相对应，并且指示电位随着与位线bl相距的距离增大而逐渐增大。电位曲线的斜率突然减小的拐点pi出现在第一弯曲部分cl1和第二弯曲部分cl2之间的边界处。另外，在作为沟道区ch与第二源极/漏极区sd2之间的边界的漏极邻近区dp处示出了具有相对小的斜率的电位曲线。
70.为了进行比较，图6还示出了根据比较例的存储器单元晶体管mct_c的电位。根据比较例的存储器单元晶体管mct_c具有单条字线设置在沟道区ch的整个长度上方的结构。在根据比较例的存储器单元晶体管mct_c中，负电压vbb2被施加至单条字线，并且在漏极邻近区dp处电位迅速增大(例如，示出了大斜率的电位曲线)。会由于漏极邻近区dp中的电位迅速增大而生成大量的gidl电流。
71.与根据比较例的存储器单元晶体管mct_c相比，根据本公开的示例实施例的存储器单元晶体管mct在漏极邻近区dp处呈现出具有相对小的斜率的电位曲线，因此，在本公开的示例实施例中，gidl电流可显著减小。另外，随着负电压vbb2被施加至第一子字线wlx，存储器单元晶体管mct可具有减小的截止电流。在本公开的示例实施例中，集成电路装置10可具有优秀的电性能。
72.另外，根据本公开的参照图1至图6描述的示例实施例，一个字线驱动电路swdc可以将负电压vbb2和具有与负电压vbb2的电压电平不同的电压电平的缓冲电压vpt同时提供至未选择的存储器单元行。因此，不需要形成单独的电压生成器以同时地将负电压vbb2施加至第一子字线wlx和将具有与负电压vbb2的电压电平不同的电压电平的缓冲电压vpt施加至第二子字线wly。因此，可防止由于形成单独的电压生成器而导致的外围电路区的开销。
73.图7至图11是示出根据本公开的示例实施例的集成电路装置100的示意图。
74.图7是示出根据本公开的示例实施例的集成电路装置100中包括的存储器单元mc的立体图。图8是存储器单元mc的平面图，图9是沿图8的线a1-a1'和线a2-a2'截取的存储器单元mc的剖视图，图10是沿图8的线a3-a3'截取的存储器单元mc的剖视图，图11是沿图8的线b1-b1'截取的存储器单元mc的剖视图。在图7中，为了便于示出，省略了栅极电介质层dl和上电极ue。
75.参照图7至图11，集成电路装置100可包括设置在衬底110上的多个半导体图案ap、多条位线bl、多条字线wl和电容器结构cs。
76.衬底110可包括si、ge或sige。可替换地，例如，衬底110可包括绝缘体上硅(soi)衬底或者绝缘体上锗(geoi)衬底。外围电路和连接至外围电路的布线层还可形成在衬底110的局部区上。
77.设置在衬底110上的多个半导体图案ap可以在第一水平方向x上延伸，并且可以在竖直方向z上彼此间隔开。模制绝缘层il可以设置在多个半导体图案ap之间。
78.例如，多个半导体图案ap可包括未掺杂的半导体材料或者掺杂的半导体材料。在一些实施例中，多个半导体图案ap可包括多晶硅。在一些实施例中，多个半导体图案ap各自可以包括非晶金属氧化物、多晶金属氧化物，或者非晶金属氧化物和多晶金属氧化物的组合。例如，多个半导体图案ap各自可以包括基于in-ga的氧化物(igo)、基于in-zn的氧化物(izo)和/或基于in-ga-zn的氧化物(igzo)。在一些其它的实施例中，多个半导体图案ap可包括二维(2d)材料半导体。例如，2d材料半导体可包括mos2、wse2、石墨烯、碳纳米管或它们的组合。
79.多个半导体图案ap可具有在第一水平方向x上延伸的线形或条形。半导体图案ap中的每一个可包括沟道区ch以及第一杂质区sd1和第二杂质区sd2，第一杂质区sd1和第二杂质区sd2在第一水平方向x上设置并且沟道区ch位于它们之间。第一杂质区sd1可连接至
位线bl，第二杂质区sd2可连接至电容器结构cs。
80.字线wl可包括第一栅电极130a1和第二栅电极130a2。第一栅电极130a1可以与参照图1至图6描述的第一子字线wlx相对应，第二栅电极130a2可以与参照图1至图6描述的第二子字线wly相对应。第一栅电极130a1和第二栅电极130a2可以设置在多个半导体图案ap中的每一个的第一侧壁和第二侧壁上，第一侧壁和第二侧壁彼此相对，并且可以在竖直方向z上延伸。第一栅电极130a1可以设置在距离位线bl的第一距离处，第二栅电极130a2可以设置在距离位线bl的大于第一距离的第二距离处。
81.第一栅电极130a1和第二栅电极130a2可包括掺杂的半导体材料(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)以及金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)。
82.栅极绝缘层140可以设置在第一栅电极130a1与半导体图案ap之间，以及第二栅电极130a2与半导体图案ap之间。栅极绝缘层140可包括具有比氧化硅更高的介电常数的高k电介质材料和/或铁电材料。在一些实施例中，栅极绝缘层140可包括氧化铪(hfo)、硅酸铪(hfsio)、氮化氧化铪(hfon)、氮化铪硅氧化物(hfsion)、氧化镧(lao)、镧铝氧化物(laalo)、氧化锆(zro)、硅酸锆(zrsio)、氮化氧化锆(zron)、氮化锆硅氧化物(zrsion)、氧化钽(tao)、氧化钛(tio)，锶钛钡氧化物(basrtio)、钛钡氧化物(batio)、锆钛酸铅(pzt)、钽酸锶铋(stb)、铋铁氧化物(bfo)、锶钛氧化物(srtio)、氧化钇(yo)、氧化铝(alo)和/或钪钽铅氧化物(pbsctao)。
83.间隙填充绝缘层142可以设置在设置在一个半导体图案ap的侧壁上的第一栅电极130a1与设置在邻近于该一个半导体图案ap的另一半导体图案ap的侧壁上的第二栅电极130a2之间。间隙填充绝缘层142可以填充彼此邻近的第一栅电极130a1与第二栅电极130a2之间的空间。间隙填充绝缘层142可包括氧化硅、氧氮化硅、氮化硅、含碳氧化硅、含碳氧氮化硅、含碳氮化硅或它们的组合。
84.多条位线bl可以在第二水平方向y上在衬底110上延伸，并且可以在竖直方向z上彼此间隔开。多条位线bl可包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，多条位线bl可包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
或它们的组合，但本公开不一定限于此。多条位线bl可以各自包括单层或多层的上述材料。在本公开的示例实施例中，多条位线bl可包括2d半导体材料。例如，2d半导体材料可包括石墨烯、碳纳米管或它们的组合。
85.接触层cp1可以设置在多条位线bl与和其连接的多个半导体图案ap之间。电容器接触层cp2可以设置在多个半导体图案ap与和其连接的下电极le之间。接触层cp1和电容器接触层cp2各自可以包括金属硅化物材料，并且可包括例如硅化钛、硅化钨、硅化钴和/或硅化镍。
86.第一竖直绝缘结构pl1可以设置在半导体图案ap的设置为邻近于多条位线bl的两个侧壁上，第二竖直绝缘结构pl2可以设置在半导体图案ap的设置为邻近于电容器结构cs的两个侧壁上。例如，第一竖直绝缘结构pl1可以在第一杂质区sd1和接触层cp1的侧壁上在竖直方向z上延伸，并且可包括第一衬垫152和第一间隙填充层154。第二竖直绝缘结构pl2可以在第二杂质区sd2和电容器接触层cp2的侧壁上在竖直方向z上延伸，并且可包括第二
衬垫156和第二间隙填充层158。
87.电容器结构cs可包括多个下电极le、电容器电介质层dl和上电极ue。多个下电极le可以在第一水平方向x上延伸，并且可以在竖直方向z上彼此间隔开。下电极le中的每一个可具有在第一水平方向x上延伸的内空间，内空间可被电容器电介质层dl和上电极ue填充。
88.多个下电极le可以与多个支承层sl在竖直方向z上交替地设置，多个下电极le可以设置在与多个半导体图案ap相同的竖直水平高度处。支承层sl可以设置在多个下电极le之间，以防止下电极le在形成下电极le的过程中塌陷或倾斜。
89.电容器电介质层dl可以共形地设置在下电极le的内空间上，并且可以设置在下电极le的一对第一侧壁les1和支承层sl的侧壁上。电容器电介质层dl可以不设置在下电极le的上表面上。
90.在本公开的示例实施例中，电容器电介质层dl可包括具有比氧化硅高的介电常数的高k电介质材料和/或铁电材料。在本公开的一些实施例中，电容器电介质层dl可包括hfo、hfsio、hfon、hfsion、lao、laalo、zro、zrsio、zron、zrsion、tao、tio、basrtio、batio、pzt、stb、bfo、srtio、yo、alo和/或pbsctao。
91.上电极ue可以覆盖电容器电介质层dl介于它们之间的多个下电极le和支承层sl。
92.下电极le和上电极ue可包括掺杂的半导体材料、导电金属氮化物(诸如氮化钛、氮化钽、氮化铌或氮化钨)、金属(诸如钌、铱、钛或钽)或者导电金属氧化物(诸如氧化铱或氧化铌)。
93.根据本公开的上述示例实施例，当存储器单元晶体管截止(例如，未被选择)时，负电压vbb2可被施加至第一栅电极130a1，并且缓冲电压vpt可被施加至第二栅电极130a2，因此可以减小浮体效应，并且可以显著减小gidl电流。集成电路装置100可具有优秀的电性能。
94.图12是示出根据本公开的示例实施例的集成电路装置100a的平面图，图13是沿图12的线a1-a1'和线a2-a2'截取的集成电路装置100a的剖视图。
95.参照图12和图13，第一栅电极130a1和第二栅电极130a2可以在多个半导体图案ap的同一侧壁上彼此间隔开，并且在竖直方向z上延伸。因此，第一栅电极130a1和第二栅电极130a2可以设置在多个半导体图案ap的第一侧壁上，并且间隙填充绝缘层142可以至少部分地包围所述多个半导体图案ap的第二侧壁。
96.图14是示出根据本公开的示例实施例的集成电路装置100b的平面图，图15是沿图14中的线a1-a1'和线a2-a2'截取的集成电路装置100b的剖视图。
97.参照图14和图15，第一栅电极130b1和第二栅电极130b2可为全栅环绕式栅电极。第一栅电极130b1可以至少部分地包围多个半导体图案ap的顶表面、底表面和两个侧壁，并且可以在竖直方向z上延伸。第二栅电极130b2可与第一栅电极130b1间隔开，并且可以至少部分地包围多个半导体图案ap的顶表面、底表面和两个侧壁，并且可以在竖直方向z上延伸。间隙填充绝缘层142可以填充第一栅电极130b1与第二栅电极130b2之间的空间。
98.图16是示出根据本公开的示例实施例的集成电路装置200的单元阵列区mca的布局图，图17是示出集成电路装置200的立体图，图18是沿图16的线a1-a1'截取的集成电路装置200的剖视图。
99.参照图16至图18，单元阵列区mca可包括竖直沟道晶体管(vct)型dram装置。vct可以指半导体图案ap的沟道区ch在竖直方向上从衬底210延伸的结构。单元阵列区mca可包括衬底210、多条位线bl、多个半导体图案ap、多条字线wl、栅极绝缘层240和电容器结构cs。
100.下绝缘层212可以设置在衬底210上，下绝缘层212上的多条位线bl可以在第一方向x上彼此间隔开并且在第二方向y上延伸。多个第一绝缘图案220可以设置在下绝缘层212上，以填充多条位线bl之间的空间。多个第一绝缘图案220可以在第二方向y上延伸，并且多个第一绝缘图案220的顶表面可以设置在与多条位线bl的顶表面相同的水平高度(level)。
101.多个半导体图案ap可按照多个半导体图案ap在多条位线bl上在第一方向x和第二方向y上彼此间隔开的矩阵形式设置。多个半导体图案ap中的每一个可具有在第一方向x上的第一宽度和在第三方向z上的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可为第一宽度的约2倍至约10倍，但是本公开不一定限于此。多个半导体图案ap中的每一个可包括第一源极/漏极区sd1、沟道区ch和第二源极/漏极区sd2。第一源极/漏极区sd1可设置为邻近于多条位线bl，第二源极/漏极区sd2可设置为邻近于电容器结构cs。
102.在本公开的示例实施例中，多个半导体图案ap各自可以包括氧化物半导体。例如，氧化物半导体可包括in
x
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x
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x
gayo或它们的组合。多个半导体图案ap中的每一个可包括单层或多层氧化物半导体。在一些示例中，多个半导体图案ap中的每一个的带隙能量可大于硅的带隙能量。例如，多个半导体图案ap中的每一个可具有约1.5ev至约5.6ev的带隙能量。例如，当具有约2.0ev至约4.0ev的带隙能量时，多个半导体图案ap可具有最佳沟道性能。例如，多个半导体图案ap可为多晶或者非晶，但不一定限于此。在本公开的示例实施例中，多个半导体图案ap可包括2d半导体材料。例如，2d半导体材料可包括石墨烯、碳纳米管或它们的组合。
103.字线wl可包括在多个半导体图案ap的两个侧壁上在第一方向x上延伸的第一栅电极230a1和第二栅电极230a2。第一栅电极230a1可以面对半导体图案ap中的每一个的第一侧壁，并且在第一方向x上延伸。第二栅电极230a2可以面对半导体图案ap的与第一侧壁相对的第二侧壁，并且在第一方向x上延伸。第二栅电极230a2的顶表面可以设置在比第一栅电极230a1的顶表面高的水平高度处。
104.第一栅电极230a1可以与第一子字线wlx(见图3)相对应，第二栅电极230a2可以与第二子字线wly(见图3)相对应。当选择存储器单元时，升压电压vpp可以被施加至第一栅电极230a1和第二栅电极230a2，并且当未选择存储器单元时，负电压vbb2可以被施加至第一栅电极230a1，并且缓冲电压vpt可以被施加至第二栅电极230a2。
105.栅极绝缘层240可以至少部分地包围半导体图案ap的侧壁，并且可以设置在半导体图案ap与字线wl之间。在本公开的示例实施例中，栅极绝缘层240可包括氧化硅层、氧氮化硅层、具有高于氧化硅层的介电常数的高k电介质层或它们的组合。
106.填充半导体图案ap之间的空间的埋置层250可以设置在多个第一绝缘图案220上。埋置层250可以覆盖第一栅电极230a1和第二栅电极230a2的侧表面。埋置层250可具有包括位于不同水平高度处的多个绝缘层的结构。
107.电容器接触件260可以设置在半导体图案ap上。电容器接触件260可以与半导体图案ap竖直地重叠，并且可以按照电容器接触件260在第一方向x和第二方向y上彼此间隔开
的矩阵形式设置。上绝缘层262可以至少部分地包围埋置层250上的电容器接触件260中的每一个的侧壁。
108.蚀刻停止层270可以设置在上绝缘层262上，并且电容器结构cs可以设置在蚀刻停止层270上。电容器结构cs可包括下电极le、电容器电介质层de和上电极ue。
109.下电极le可以穿过蚀刻停止层270，并且电连接至电容器接触件260的顶表面。下电极le可以按照在第三方向z上延伸的柱形形成，但是本公开不一定限于此。在本公开的示例实施例中，下电极le可以与电容器接触件260竖直地重叠，并且可以按照下电极le在第一方向x和第二方向y上彼此间隔开的矩阵形式设置。可替换地，着陆焊盘还可以设置在电容器接触件260与下电极le之间，因此，下电极le可以按照六边形设置。
110.图19是示出根据本公开的示例实施例的集成电路装置200a的剖视图。具体地说，图19是沿着图16的线a1-a1'截取的剖视图。
111.参照图19，第一栅电极230a1可以面对半导体图案ap的两个侧壁，并且在第一方向x上延伸，第二栅电极230a2可以面对半导体图案ap的两个侧壁，并且在高于第一栅电极230a1的竖直水平高度(vertical level)的竖直水平高度处在第一方向x上延伸。第一栅电极230a1和第二栅电极230a2可以在竖直方向z上彼此间隔开，并且埋置层250可以填充第一栅电极230a1与第二栅电极230a2之间的空间。
112.在本公开的示例实施例中，第一栅电极230a1可以设置在半导体图案ap的下侧(例如，沟道区ch的下侧)的第一侧壁和半导体图案ap的下侧的与第一侧壁相对的第二侧壁上。第二栅电极230a2可以设置在半导体图案ap的上侧(例如，沟道区ch的上侧)的第一侧壁和半导体图案ap的上侧的与第一侧壁相对的第二侧壁上。在这种情况下，第一栅电极230a1和第二栅电极230a2可被称作双栅式栅电极。
113.在其它实施例中，第一栅电极230a1可以在包围半导体图案ap的下侧(例如，沟道区ch的下侧)的整个侧壁的同时在第一方向x上延伸，并且第二栅电极230a2可以在包围半导体图案ap的上侧(例如，沟道区ch的上侧)的整个侧壁的同时在第一方向x上延伸。在这种情况下，第一栅电极230a1和第二栅电极230a2可被称作全栅环绕式栅电极。
114.第一栅电极230a1可以与第一子字线wlx(见图3)相对应，第二栅电极230a2可以与第二子字线wly(见图3)相对应。当选择存储器单元时，升压电压vpp可以被施加至第一栅电极230a1和第二栅电极230a2，当未选择存储器单元时，负电压vbb2可以被施加至第一栅电极230a1，并且缓冲电压vpt可以被施加至第二栅电极230a2。因此，集成电路装置200a可具有减小的截止电流，并且gidl电流可显著减小。
115.图20是示出根据本公开的示例实施例的集成电路装置300的单元阵列区mca的布局图，图21是沿图20的线a1-a1'截取的集成电路装置300的剖视图。
116.参照图20和图21，单元阵列区mca可包括埋置栅极单元阵列晶体管(bcat)式dram装置。
117.器件隔离沟槽312t可以形成在衬底310中，并且器件隔离层312可以形成在器件隔离沟槽312t中。在单元阵列区mca中，可以通过器件隔离层312在衬底310中限定多个有源区ac。
118.多个有源区ac可以设置为在相对于第一方向x和第二方向y的对角线方向上分别具有长轴。多条字线wl可以在跨多个有源区ac上方在第一方向x上彼此平行地延伸。多条位
线bl可以在多条字线wl上在第二方向y上彼此平行地延伸。多条位线bl可连接至多个有源区ac。在一些实施例中，多条位线bl可通过直接接触件连接至多个有源区ac。
119.多个接触插塞360可形成在多条位线bl中的彼此邻近的两条位线bl之间。多个接触插塞360可以在第一方向x和第二方向y上设置成一条线。多个着陆焊盘lp可形成在多个接触插塞360上。多个接触插塞360和多个着陆焊盘lp可以将形成在高于多条位线bl的水平高度处的电容器的下电极连接至有源区ac。多个着陆焊盘lp可以设置为分别与多个接触插塞360部分重叠。
120.在单元阵列区mca中，在第一方向x上延伸的多个字线沟槽330t可以形成在衬底310中，并且第一栅电极330a1和第二栅电极330a2可以设置在多个字线沟槽330t中。第一栅电极330a1可以填充多个字线沟槽330t中的每一个的下侧，并且第二栅电极330a2可位于多个字线沟槽330t中的每一个的上侧，并且可与第一栅电极330a1间隔开。第二栅电极330a2可以设置在比第一栅电极330a1高的竖直水平高度处，第二栅电极330a2可以设置为比第一栅电极330a1更靠近衬底310的顶表面。
121.栅极绝缘层332可以设置在多个字线沟槽330t的内壁上，并且位于衬底310与第一栅电极330a1之间以及衬底310与第二栅电极330a2之间。埋置绝缘层334还可设置在第一栅电极330a1与第二栅电极330a2之间，并且使第一栅电极330a1与第二栅电极330a2绝缘。栅极封盖层336还可设置在多个字线沟槽330t的内壁上的第二栅电极330a2上。
122.第一源极/漏极区sd1和第二源极/漏极区sd2可以设置在字线沟槽330t的两侧上的有源区ac中。
123.多条位线bl可以在衬底310上在第二方向y上延伸。虽然图21示出了多条位线bl直接设置在衬底310上，但在多条位线bl与衬底310之间还可以设置直接接触件。例如，多条位线bl中的每一条可电连接至第二源极/漏极区sd2。
124.多条位线bl中的每一条可包括按次序堆叠在衬底310上的下导电图案342、中间导电图案344和上导电图案346。下导电图案342可包括掺杂的多晶硅。中间导电图案344和上导电图案346各自可以包括tin、tisin、钨(w)、硅化钨或它们的组合。在本公开的示例实施例中，中间导电图案344可包括tin、tisin或它们的组合，并且上导电图案346可包括w。封盖层348可以设置在多条位线bl中的每一个的上表面上，并且间隔件350还可设置在多条位线bl中的每一个的侧壁上。
125.电连接至第一源极/漏极区sd1的接触插塞360可以设置在衬底310上。至少部分地包围接触插塞360和位线bl的埋置绝缘层352可以设置在衬底310上。
126.着陆焊盘lp可形成在接触插塞360上。设置在埋置绝缘层352上的绝缘层370可以至少部分地包围着陆焊盘lp。多个着陆焊盘lp在平面图中可具有多个岛状图案形状。
127.电容器结构cs可以设置在着陆焊盘lp上。电容器结构cs可包括下电极le、电介质层dl和上电极ue，并且支承件sup还可设置在下电极le的侧壁上。
128.根据本公开的示例实施例，第一栅电极330a1可以与第一子字线wlx(见图3)相对应，第二栅电极330a2可以与第二子字线wly(见图3)相对应。当选择存储器单元时，升压电压vpp可以被施加至第一栅电极330a1和第二栅电极330a2，并且当未选择存储器单元时，负电压vbb2可以被施加至第一栅电极330a1，并且缓冲电压vpt可以被施加至第二栅电极330a2。因此，集成电路装置300可具有减小的截止电流，并且gidl电流可显著减小。
129.图22是示出根据本公开的示例实施例的集成电路装置400的平面图，图23是根据本公开的示例实施例的字线驱动电路swdc的电路图。
130.参照图22和图23，第一栅电极130a1、第二栅电极130a2和第三栅电极130a3可以彼此间隔开并且顺序地设置在半导体图案ap的侧壁上。例如，第一栅电极130a1可以设置在半导体图案ap的第一侧壁上的邻近于位线bl的区域中，第二栅电极130a1可以设置在半导体图案ap的第二侧壁上，第三栅电极130a3可以设置在半导体图案ap的第一侧壁上的邻近于电容器结构cs的区域中。第二栅电极130a2与位线bl之间的距离可以大于第一栅电极130a1与位线bl之间的距离，并且第三栅电极130a3与位线bl之间的距离可以大于第二栅电极130a2与位线bl之间的距离。
131.在实施例中，第一栅电极130a1、第二栅电极130a2和第三栅电极130a3可以彼此间隔开，并且设置在半导体图案ap的第一侧壁上。在实施例中，第一栅电极130a1和第二栅电极130a2可以在半导体图案ap的第一侧壁上彼此间隔开，第三栅电极130a3可以设置在半导体图案ap的第二侧壁上，并且第三栅电极130a3与位线bl之间的距离可以大于第二栅电极130a2与位线bl之间的距离。
132.第一栅电极130a1、第二栅电极130a2和第三栅电极130a3可分别被称为第一子字线wlx、第二子字线wly和第三子字线wlz。
133.根据本公开的示例实施例的集成电路装置400可包括图23所示的字线驱动电路swdc。字线驱动电路swdc可包括pmos晶体管tp0、nmos晶体管tn0、保持nmos晶体管tn1、第一保持pmos晶体管tp1和第二保持pmos晶体管tp2。
134.第一字线驱动信号pxid被施加至pmos晶体管tp0的源极，子字线使能信号nweib被施加至pmos晶体管tp0的栅极，并且第一子字线wlx连接至pmos晶体管tp0的漏极。负电压vbb2被施加至nmos晶体管tn0的源极，子字线使能信号nweib被施加至nmos晶体管tn0的栅极，并且第一子字线wlx连接至nmos晶体管tn0的漏极。
135.第二字线驱动信号pxib被施加至保持nmos晶体管tn1的栅极，负电压vbb2被施加至保持nmos晶体管tn1的源极，第一子字线wlx连接至保持nmos晶体管tn1的漏极。第一子字线wlx连接至第一保持pmos晶体管tp1的源极，第二子字线wly连接至第一保持pmos晶体管tp1的漏极，并且负电压可被施加至第一保持pmos晶体管tp1的栅极。第一子字线wlx连接至第二保持pmos晶体管tp2的源极，第三子字线wlz连接至第二保持pmos晶体管tp2的漏极，并且负电压可被施加至第二保持pmos晶体管tp2的栅极。
136.图24是示出根据本公开的示例实施例的字线驱动电路的驱动的时序图。
137.参照图24，第一字线使能信号pxi初始保持低电平，如果期望激活对应的第一子字线至第三子字线wlx、wly和wlz，则第一字线使能信号pxi在定时t1和定时t3转变至高电平vcc，并且如果期望激活其它字线，则第一字线使能信号pxi在定时t2和定时t4转变至低电平vss。
138.第一字线驱动信号pxid初始保持低电平，当第一字线使能信号pxi在定时t1和定时t3转变至高电平vcc时，第一字线驱动信号pxid转变至升压电压vpp的电平，并且当第一字线使能信号pxi在定时t2和定时t4转变至低电平vss时，第一字线驱动信号pxid转变至地电压的电平(例如，低电平vss)。
139.子字线使能信号nweib初始保持高电平vcc，并且将对应的第一子字线至第三子字
线wlx、wly和wlz禁用至负电压电平。然后，如果期望激活对应的第一子字线至第三子字线wlx、wly和wlz，则子字线使能信号nweib在定时t1和定时t3转变至低电平vss，并且如果期望激活其它字线，则子字线使能信号nweib在定时t2和定时t4转变至高电平vcc。
140.第二字线驱动信号pxib初始保持高电平vcc，并且将对应的第一子字线至第三子字线wlx、wly和wlz禁用至负电压电平。然后，如果期望激活对应的第一子字线至第三子字线wlx、wly和wlz，则第二字线驱动信号pxib在定时t1和定时t3转变至低电平vss，并且如果期望激活其它字线，则第二字线驱动信号pxib在定时t2和定时t4转变至高电平vcc。
141.响应于第二字线驱动信号pxib，第一子字线wlx初始保持在负电平。然后，当子字线使能信号nweib在定时t1和定时t3转变至低电平vss时，第一字线驱动信号pxid在过去了一定时间延迟之后被发送至第一子字线wlx，并且当子字线使能信号nweib在激活其它字线的定时t2和定时t4转变至高电平vcc时，响应于第二字线驱动信号pxib，第一子字线wlx被去激活至负电压vbb2的电平。
142.响应于第二字线驱动信号pxib，第二子字线wly初始保持在第一缓冲电压vpt1的电平。然后，当子字线使能信号nweib在定时t1和定时t3转变至低电平vss时，第一字线驱动信号pxid在一定时间延迟过去之后被发送至第二子字线wly，并且当子字线使能信号nweib在激活其它字线的定时t2和定时t4转变至高电平vcc时，响应于第二字线驱动信号pxib，第二子字线wly被去激活第一缓冲电压vpt1的电平。
143.响应于第二字线驱动信号pxib，第三子字线wlz初始保持在第二缓冲电压vpt2的电平。然后，当子字线使能信号nweib在定时t1和定时t3转变至低电平vss时，第一字线驱动信号pxid在一定时间延迟过去之后被发送至第三子字线wlz，并且当子字线使能信号nweib在激活其它字线的定时t2和定时t4转变至高电平vcc时，响应于第二字线驱动信号pxib，第三子字线wlz被去激活至第二缓冲电压vpt2的电平。
144.在本公开的示例实施例中，第一缓冲电压vpt1的电平可低于升压电压vpp的电平且高于负电压vbb2的电平，并且第二缓冲电压vpt2的电平可低于升压电压vpp的电平且高于第一缓冲电压vpt1的电平。例如，第一缓冲电压vpt1的电平可为约0.1v至约0.5v，并且第二缓冲电压vpt2的电平可为约0.2v至约0.8v。第一缓冲电压vpt1的电平与负电压vbb2的电平之间的差可以与第一保持pmos晶体管tp1的阈电压电平相对应，并且第二缓冲电压vpt2与负电压vbb2的电平之间的差可以与第二保持pmos晶体管tp2的阈电压电平相对应。
145.返回参照图22，当选择存储器单元mc时(或者当存储器单元晶体管mct被导通时)，升压电压vpp可以被施加至第一栅电极至第三栅电极130a1、130a2和130a3，并且当未选择存储器单元mc时(或者当存储器单元晶体管mct截止时)，负电压vbb2可以被施加至第一栅电极130a1，第一缓冲电压vpt1可以被施加至第二栅电极130a2，并且第二缓冲电压vpt2可以被施加至第三栅电极130a3。
146.根据本公开的示例实施例，可以防止在邻近于第二源极/漏极区sd2的沟道区ch中形成突变场，因此，集成电路装置400可以具有减小的截止电流，并且gidl电流可以显著减小。
147.已经描述了包括连接至第一栅电极至第三栅电极130a1、130a2和130a3的第一子字线至第三子字线wlx、wly和wlz的存储器单元晶体管mct的结构以及用于存储器单元晶体管mct的字线驱动电路swdc作为参照图22至图24的示例。然而，与图22至图24不同，在一些
实施例中，可以形成共享一个沟道区ch的附加的栅电极。在这种情况下，字线驱动电路swdc还可包括附加的保持pmos晶体管，第一子字线wlx可连接至附加的保持pmos晶体管的源极，并且附加的子字线可以连接至附加的保持pmos晶体管的漏极，并且负电压可以被施加至附加的保持pmos晶体管的栅极。
148.虽然已经参照本发明构思的实施例具体地显示和描述了本发明构思，但是将理解，在不脱离本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。