1.本公开的实施例大体上涉及存储器子系统，并且更具体地说，涉及例如存储器子系统的存储器装置的电气电路装置中的数据总线占空比失真补偿。
背景技术：
2.一种存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
技术实现要素：
3.在一个方面中，本技术提供一种电气电路装置，其包括：信号总线，其包括多个并行信号路径；以及校准电路，其与信号总线可操作地耦合，校准电路包括：多输入积分器电路，其耦合到多个并行信号路径，多输入积分器电路用于确定经由多个并行信号路径传送的多个信号的多个占空比中的代表性占空比；比较器电路，其耦合到多输入积分器电路，比较器电路用于将经由多个并行信号路径传送的多个信号的代表性占空比与参考值进行比较以确定比较结果；控制系统，其耦合到比较器电路，控制系统用于基于比较结果而调整与多个信号的多个占空比相关联的微调值以补偿多个占空比中的失真；以及解码器电路，其耦合到控制系统，解码器电路用于使用调整后的微调值来校准多个信号的多个占空比。
4.在另一方面中，本技术提供一种电气电路装置，其包括：信号总线，其包括多个并行信号路径；以及校准电路，其与信号总线可操作地耦合，以进行包括以下的操作：确定经由多个并行信号路径传送的多个信号的多个占空比中的代表性占空比；将经由多个并行信号路径传送的多个信号的代表性占空比与参考值进行比较以确定比较结果；基于比较结果而调整与多个信号的多个占空比相关联的微调值以补偿多个占空比中的失真；以及使用调整后的微调值来校准多个信号的多个占空比。
5.在又一方面中，本技术提供一种方法，其包括：确定经由多个并行信号路径传送的多个信号的代表性占空比，多个信号包括多个占空比；将经由多个并行信号路径传送的多个信号的代表性占空比与参考值进行比较以确定比较结果；基于比较结果而调整与多个信号的多个占空比相关联的微调值以补偿多个占空比中的失真；以及使用调整后的微调值来校准多个信号的多个占空比。
附图说明
6.根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。
7.图1说明根据本公开的一些实施例的包含存储器子系统的实例计算系统。
8.图2为说明根据本公开的一些实施例的具有占空比失真校准电路系统的存储器装置的部分的框图。
9.图3为根据本公开的一些实施例的电气电路装置中的数据总线占空比失真补偿的实例方法的流程图。
10.图4为说明根据本公开的一些实施例的具有pad_io失真传感器的存储器装置的部分的框图。
11.图5为说明根据本公开的一些实施例的具有pad_io失真校准电路系统的存储器装置的部分的框图。
12.图6为其中可操作本公开的实施例的实例计算机系统的框图。
具体实施方式
13.本公开的方面涉及例如存储器子系统的存储器装置的电气电路装置中的数据总线占空比失真补偿。存储器子系统可为存储装置、存储器模块或存储装置与存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个例如存储数据的存储器装置的组件的存储器子系统。主机系统可提供将存储在存储器子系统处的数据且可请求将从存储器子系统检索的数据。
14.存储器子系统可包含高密度非易失性存储器装置，其中在没有电力被供应到存储器装置时需要数据的保持。非易失性存储器装置的一个实例为与非(nand)存储器装置。下文结合图1描述非易失性存储器装置的其它实例。非易失性存储器装置为一或多个存储器裸片的封装。每一裸片可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，nand装置)，每一平面由物理块集组成。每一块由页集组成。每一页由存储器单元集(“单元”)组成。单元为存储信息的电子电路。取决于单元类型，单元可存储二进制信息的一或多个位，并且具有与正存储的位数相关的各种逻辑状态。逻辑状态可由二进制值(例如，“0”和“1”)或此类值的组合表示。
15.存储器装置可由布置在二维网格或三维网格中的位组成。将存储器单元形成到列(下文也称为位线)和行(下文也称为字线)的阵列中的硅晶片上。字线可指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以产生存储器单元中的每一个的地址。位线和字线的相交点构成存储器单元的地址。下文中，块是指用于存储数据的存储器装置的单元，并且可包含存储器单元的群组、字线群组、字线或个别存储器单元。
16.时钟信号用于协调例如存储器装置的电气电路装置中的电气电路的动作。时钟信号的占空比为时钟信号的脉冲时间与其循环周期的比率。归因于各种源，时钟信号的占空比可变得失真，包含组成时钟树的放大器、时钟树的放大器级之间的大传播距离和/或寄生导体电容。占空比的失真使由电气电路装置中的时钟信号限定的时序容限偏斜。结果，使用失真的时钟信号的电气电路可具有其中传送和/或处理数据的较小时序窗，这可导致减小的脉冲宽度、数据错误和不可靠电路性能。随着输入/输出速度增加(例如，随着时钟信号的循环减少)，减少占空比失真也变得越来越具有挑战性，这意谓在高输入/输出速度下占空比失真的后果甚至更显而易见。另外，归因于沿着限定时钟信号路径的时钟树的对应时钟分支定位的不同失真源，不同位置处(例如，不同电气电路裸片或存储器裸片上)的电气电路可经历时钟信号的不同的占空比失真程度。
17.另外，许多电气电路装置利用包含从共同源到共同目的地的多个并行信号路径的多分支数据路径。尽管每一并行信号路径可用相同电路系统(即，具有相同示意图和布局)
形成，但在形成并行信号路径的组件的制造期间引入的处理变化可导致与每一信号路径相关联的占空比失真程度的差异。因此，许多占空比失真补偿技术，例如利用标准或默认微调设置的那些技术或基于信号路径中的仅一个的特性而校准多个并行信号路径的那些技术是不充分的。即使任何此类补偿技术考虑到电气电路装置中的系统性失真和/或裸片到裸片变化，其仍无法补偿且可能甚至不利地影响个别并行信号路径之间的局部变化。因而，仍存在相当大的占空比失真，并且可归因于局部变化的占空比失真可能甚至比在使用此类技术之前更差，从而导致经由多个并行信号路径发射的信号中的错误增加。这降低了电气电路装置的准确性且可产生次优性能。
18.本公开的方面通过在电气电路装置中进行数据总线占空比失真补偿来解决以上和其它缺陷。在一个实施例中，数据总线(即，信号总线)包含多个并行信号路径，所述并行信号路径各自具有可影响在其上传送的信号的相关联占空比的独特特性。考虑到那些差异，校准电路确定经由数据总线的多个并行信号路径传送的多个信号的代表性占空比。在一个实施例中，包含多个无源低通滤波器的多输入积分器电路从多个并行信号路径接收信号且产生每一信号的占空比的直流电平表示。代表性占空比可包含例如直流电平表示的平均值。在一个实施例中，将此代表性占空比与参考值进行比较。取决于代表性占空比是否大于或小于参考值，校准电路可调整与占空比相关联的微调值以补偿任何失真。校准电路可通过施加调整后的微调值来进一步校准经由多个并行信号路径传送的信号的占空比。
19.此方法的优点包含但不限于存储器子系统或可至少部分地归因于更准确信号校准的其它电子电路装置中的改进的性能。举例来说，本文中所描述的技术允许补偿电气电路装置中的系统性占空比失真和/或裸片到裸片变化以及个别并行信号路径之间的局部变化。取决于实施方案，可归因于所述局部变化的占空比失真减少，确切地说，在并行信号路径的数目相对较低时。因此，可更多补偿总占空比失真，由此减少经由多个并行信号路径发射的信号中的错误。另外，可相对快速地进行本文中所描述的校准例程，以便减少时延且改进信号传送时间。
20.图1说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类媒体的组合。
21.存储器子系统110可为存储装置、存储器模块，或存储装置与存储器模块的混合。存储装置的实例包含固态驱动器(ssd)、快闪驱动器、通用串行总线(usb)快闪驱动器、嵌入式多媒体控制器(emmc)驱动器、通用快闪存储(ufs)驱动器、安全数字(sd)卡以及硬盘驱动器(hdd)。存储器模块的实例包含双列直插式存储器模块(dimm)、小型dimm(so-dimm)，和各种类型的非易失性双列直插式存储器模块(nvdimm)。
22.计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(iot)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
23.计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常是指组件
之间的连接，其可为间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电气连接、光学连接、磁连接等连接。
24.主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，nvdimm控制器)，和存储协议控制器(例如，pcie控制器、sata控制器)。主机系统120使用存储器子系统110来例如将数据写入到存储器子系统110和从存储器子系统110读取数据。
25.主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤信道、串行附接的scsi(sas)、双数据速率(ddr)存储器总线、小型计算机系统接口(scsi)、双列直插式存储器模块(dimm)接口(例如，支持双数据速率(ddr)的dimm套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间发射数据。在存储器子系统110通过物理主机接口(例如，pcie总线)与主机系统120耦合时，主机系统120可进一步利用nvm高速(nvme)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据和其它信号的接口。图1说明存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
26.存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(ram)，例如动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)。
27.非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(nand)类型快闪存储器和就地写入存储器，例如三维交叉点(“3d交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变而进行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可进行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。nand型快闪存储器包含例如二维nand(2dnand)和三维nand(3d nand)。
28.存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如单层级单元(slc)每单元可存储一个位。其它类型的存储器单元，例如多层级单元(mlc)、三层级单元(tlc)、四层级单元(qlc)和五层级单元(plc)可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如slc、mlc、tlc、qlc或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的slc部分，以及mlc部分、tlc部分、qlc部分或plc部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。在一些类型的存储器(例如，nand)的情况下，页可分组以形成块。
29.尽管描述了例如非易失性存储器单元的3d交叉点阵列和nand型快闪存储器(例如，2d nand、3d nand)等非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(rom)、相变存储器(pcm)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(fetram)、铁电随机存取存储器(feram)、磁随机存取存储器(mram)、自旋转移力矩(stt)-mram、导电桥接ram(cbram)、电阻性随机存取存储器
(rram)、基于氧化物的rram(oxram)、或非(nor)快闪存储器、以及电可擦除可编程只读存储器(eeprom)。
30.存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路系统以进行本文所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或其它合适的处理器。
31.存储器子系统控制器115可为处理装置，其包含被配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明实例中，存储器子系统控制器115的本地存储器119包含被配置成存储指令的嵌入式存储器，所述指令用于进行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程。
32.在一些实施例中，本地存储器119可包含存储器寄存器，其存储存储器指针、获取的数据等。本地存储器119还可包含用于存储微码的只读存储器(rom)。尽管图1中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可替代地依赖于外部控制(例如，由外部主机或由与存储器子系统分离的处理器或控制器提供)。
33.一般来说，存储器子系统控制器115可从主机系统120接收命令或操作，并且可将所述命令或操作转换成指令或适当命令以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ecc)操作、加密操作、高速缓存操作和与存储器装置130相关联的逻辑地址(例如，逻辑块地址(lba)、名字空间)和物理地址(例如，物理块地址)之间的地址翻译。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
34.存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存器或缓冲器(例如，dram)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址且解码所述地址以存取存储器装置130。
35.在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130进行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其包含具有在裸片上的控制逻辑(例如，本地控制器132)的原始存储器装置130和相同存储器装置封装内用于媒体管理的控制器(例如，存储器子系统控制器115)。受管理存储器装置的实例为受管理nand(mnand)装置。
36.在一个实施例中，存储器子系统110为如本文中所描述的电气电路装置的一个实例，并且存储器装置130为电气电路裸片的一个实例。在一个实施例中，存储器子系统110包
含时钟产生器(现在展示)，所述时钟产生器可安置在存储器装置130内或存储器子系统110内的其它地方。时钟产生器产生用于协调存储器子系统110内的电气电路的动作的时钟信号。时钟产生器可经由时钟树将时钟信号发射到存储器子系统110的各种组件。举例来说，时钟产生器可经由第一时钟分支将时钟信号发送到存储器子系统控制器115，并且经由时钟树的第二时钟分支将时钟信号发送到存储器装置130。在其它实施例中，存储器子系统110可替代地依赖于外部供应的时钟信号(例如，由外部主机或由与电气电路装置分离的处理器或控制器提供)。在其它实施例中，时钟信号可部分地产生和/或部分地外部供应以及部分地产生和/或部分地由位于存储器子系统110中的电路系统供应。
37.在一个实施例中，可经由存储器装置130内部或外部的信号总线发射时钟信号和/或任何其它信号(例如，数据信号、命令信号)。信号总线可包含例如多个并行信号路径。多个并行信号路径中的每一个可在设计和组成上相同，然而，用于形成多个并行信号路径中的每一个的组件可具有在制造期间引入的处理变化。这些变化可影响经由多个并行信号路径传送的信号的占空比。因此，在一个实施例中，存储器装置130包含校准电路150，所述校准电路可以考虑多个并行信号路径之间的局部变化的方式校准那些信号的占空比。在一个实施例中，校准电路150可确定经由多个并行信号路径传送的所有信号的代表性占空比(例如，平均占空比)，并且将代表性占空比与参考值进行比较以确定比较结果。基于比较结果，校准电路可调整与信号的占空比相关联的微调值以补偿占空比中的失真且可使用调整后的微调值来校准所有占空比。此外，在包含多个电气电路裸片(例如，存储器装置)的实施例中，可在电气电路裸片的全部或子集上使用校准电路150。在这些和其它实施例中，除其它校准电路(例如，dll校准电路系统)和/或其它技术(例如，所有电气电路裸片的一般静态微调值)之外或代替所述其它校准电路系统和或其它技术，还可使用校准电路150。此外，如本文中所描述，与用于校准的其它电路系统(例如，dll校准电路系统)相比，校准电路150消耗相对较小量的面积和相对较小量的功率。校准电路150还不需要预热循环，并且能够在时钟信号的第一迭代期间开始校准。另外，校准电路150可利用特定于每一个别电气电路裸片的稳定微调(例如，数字微调)和偏置(例如，电压和/或电流)值，从而考虑时钟信号的所展现占空比失真的裸片到裸片变化。下文描述关于校准电路150的操作的其它细节。
38.图2为说明根据本公开的一些实施例的具有占空比失真校准电路系统的存储器装置130的部分的框图。如所说明，存储器装置130的部分可包含多分支数据路径，所述多分支数据路径包含多个并行信号路径，例如用于将信号从共同源发射到共同目的地的信号路径202、204、206和208。为了易于描述，信号路径202、204、206和208中的每一个可具有对应输入(即，in0、in1、in2、in3)和对应输出(即，out0、out1、out2、out3)。在一个实施例中，经由信号路径202、204、206和208发射的信号可已包含来自存储器装置130外部的源的占空比失真(例如，归因于存储器子系统110的板设计和/或其它源)。信号路径202、204、206和208可用于将信号发射到存储器装置130内的任何数目个目的地，包含例如到存储器阵列，例如nand存储器阵列，或到某一其它集成电路系统。取决于实施例，可将占空比失真沿着内部信号路径添加到来自源的信号，并且可与由沿着位于存储器装置130外部的信号路径遇到的源已经引入的失真一起累积。由于校准电路150对信号路径202、204、206和208的输出处(即，输出out0、out1、out2、out3处)的信号进行采样，因此可在校准期间检测和考虑占空比失真两个源。在其它实施例中，存储器装置130可包含多个占空比失真校准电路150，并且可
对沿本文中所描述的内部信号路径的所有点或点的子集的信号进行采样和校准。
39.在一个实施例中，校准电路150包含多输入积分器210、比较器220、控制系统230和解码器240。取决于实施例，控制系统230和解码器240可为本地媒体控制器135的部分，如图1中所展示。在其它实施例中，校准电路150可包含这些或其它组件的任何组合，和/或可省略这些组件中的一些或全部。
40.在一个实施例中，校准电路150对来自多个并行信号路径202、204、206和208的信号进行采样以校准每一信号的占空比。更具体地说，多输入积分器210在信号路径202、204、206和208的输出(即，out0、out1、out2、out3)处接收信号。在一个实施例中，多输入积分器210包含相应无源低通滤波器(lpf)212、214、216和218，所述无源低通滤波器各自对应于多个并行信号路径202、204、206和208中的一个。无源低通滤波器212、214、216和218将电压信号转换成来自信号路径202、204、206和208的电压信号的占空比的对应直流(dc)电平(例如，模拟电平)表示。无源低通滤波器212、214、216和218中的每一个的输出组合在一起以表示平均dc电平表示222(即，[dc(out0) dc(out1) dc(out2) dc(out3)]/n，其中n表示信号路径/无源lb的数目)。比较器220将平均dc电平表示222转换成数字信号表示，并且将数字信号表示与参考值进行比较。在一个实施例中，参考值为电压源电平的一半(即，vcc/2)，其对应于50的占空比。比较器220将比较的一或多个结果(即，平均dc电平表示222是否大于或小于参考值)提供到控制系统230。可为状态机的控制系统230例如进行算法(例如，二分扫掠算法和/或对分搜索)以计算和/或调整(例如，使用查询表)一或多个微调值(例如，数字微调值)，所述微调值用于降低具有较大占空比的电压信号的占空比且增大具有较小占空比的电压信号的占空比。一或多个微调值传递到解码器240(例如，数模转换器)，所述解码器将一或多个微调值转换成馈送到多个并行信号路径202、204、206和208中的电压信号中的占空比微调设置(例如，偏置电压和/或偏置电流)。在一个实施例中，基于平均dc电平表示222的相同占空比微调设置被施加到多个并行信号路径202、204、206和208中的每一个。
[0041]
图3为根据本公开的一些实施例的电气电路装置中的数据总线占空比失真补偿的实例方法的流程图。方法300可由处理逻辑进行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法300由图1的校准组件150进行。尽管以特定序列或次序来展示，但除非另有指定，否则可修改过程的次序。因此，所说明实施例应仅作为实例理解，并且所说明过程可以不同次序进行，并且一些过程可并行进行。另外，可在各种实施例中省略一或多个过程。因此，并非每个实施例中都需要所有过程。其它过程流程是可能的。
[0042]
在操作305处，确定代表性值。举例来说，例如存储器装置130的存储器装置的处理逻辑(例如，结合校准组件150的本地媒体控制器135)确定代表性值，例如经由例如并行信号路径202、204、206和208的多个并行信号路径传送的信号的代表性占空比。在一个实施例中，校准组件150获得所传送电压信号的占空比的直流(dc)电平(例如，模拟电平)表示。举例来说，校准组件150可通过例如无源低通滤波器212、214、216和218的相应低通滤波器传递电压信号以获得电压信号的占空比的dc电平表示。在一个实施例中，相应低通滤波器中的每一个的输出组合在一起以产生dc电平表示，例如平均dc电平表示。
[0043]
在操作310处，进行比较。举例来说，处理逻辑可将占空比的dc电平表示转换成数
字信号表示且将数字信号表示与参考值进行比较。在一个实施例中，校准组件150可将占空比的dc电平表示传递到比较器(例如，比较器220)，所述比较器(例如，自动归零比较器)能够处置极小的电压偏移以将dc电平表示转换成数字信号表示且将数字信号表示与参考值进行比较。在一个实施例中，参考值为电压源电平的一半(即，vcc/2)。比较器可接着将指示平均dc电平222是否大于或小于参考值的比较结果传递到控制系统(例如，控制系统230)。在一些实施例中，结果可包含平均dc电平222与参考值之间的差的量值的数字信号表示。
[0044]
在操作315处，调整微调值。举例来说，处理逻辑可计算和/或调整例如存储器装置130的电气电路裸片的一或多个数字微调值，并且存储数字微调值。在一些实施例中，数字微调值可通常对应于经由多个并行信号线发射的电压信号。举例来说，校准电路150的控制系统(例如，控制系统230)可进行二分扫掠算法和/或对分搜索(例如，在多个迭代上)以计算和/或调整数字微调值且存储数字微调值(例如，在状态机、电气电路装置的控制器、电气电路裸片的控制器和/或主机装置上)。在其中状态机将数字微调值存储在不同于状态机的位置处的实施例中，数字微调值可提供到状态机(例如，在激活校准电路系统时)。在这些和其它实施例中，数字微调值可传递到状态机以验证数字微调值和/或验证状态机上存储的数字微调值。
[0045]
新计算和/或调整后的数字微调值可用于使电压信号的占空比更小或更大。在其中来自比较器的结果包含代表性占空比与参考值之间的差的量值的指示的实施例中，状态机(即，控制系统230)可基于所述差而计算和/或调整微调值(例如，使用查询表、二分扫掠算法和/或对分搜索)以调整微调值。在这些和其它实施例中，还可根据校准电路系统的先前迭代的结果计算和/或调整微调值。举例来说，在校准电压信号的第一迭代中，电路150可将占空比调整某一量(例如，12.5％)。在下一迭代时，校准电路150可(例如，从自比较器发送到状态机的结果)注意到，相较于第一迭代中的差，在第二迭代中电压信号的代表性占空比与参考值之间的差更小或更大，并且因此可计算和/或调整数字微调值以将电压信号的占空比调整为比第一迭代中所进行的调整更小、更大和/或等效的量(例如，小于、大于和/或等效于12.5％的百分比)。
[0046]
在操作320处，校准占空比。举例来说，处理逻辑可将数字微调值转换成一或多个偏置电压和/或偏置电流，所述偏置电压和/或偏置电流可用于校准经由多个并行信号路径发射的电压信号的占空比以考虑占空比失真。举例来说，控制系统230可将数字微调值传递到偏置电路系统(例如，解码器240)，所述偏置电路系统可将数字微调值转换成一或多个偏置电压和/或偏置电流。偏置电路系统可将一或多个偏置电压和/或偏置电流施加到多个并行信号路径202、204、206和208(例如，直接在输入in0、in1、in2和in3之后，或其后不久)。在另一实施例中，数字微调值可直接用于启用/停用数字门的上拉/下拉网络的一或多个引脚以调整电压信号的占空比，而不利用解码器240或其它偏置电路系统。在一些实施例中，处理可自动返回到操作305以进行失真校准的下一迭代。在其它实施例中，处理可等待返回到操作305，直到被引导返回(例如，由电气电路装置的控制器；电气电路裸片内部的控制器；和/或主机系统)。以此方式，处理能够通过计算一或多个所优化数字微调值以考虑由外部和/或内部失真源引入的失真来校准(例如，在单个和/或多个迭代上)经由多个并行信号路径发射的信号的占空比。
[0047]
图4为说明根据本公开的一些实施例的具有pad_io失真传感器的存储器装置的部
分的框图。例如存储器装置130的某些电子电路装置可利用差分数据选通信号，例如dqs 402和dqsn 404。在一个实施例中，dqs 402和dqsn 404为互补数据选通信号，其可提供存储器装置130中的数据输入和输出的同步参考，例如在装置的i/o引脚处接收或发射的数据。尽管可参考i/o引脚，但其可包含实现通过外部装置电气连接到存储器装置130的任何导电节点，例如普遍使用的导电垫或导电凸块。由于差分数据选通信号dqs 402和dqsn 404经由存储器装置130中的单独信号路径传送，每一信号可经历不同水平的失真。举例来说，每一信号可通常经历可归因于存储器装置130中的读取时钟信号rdclk的失真(即，rdclk失真)，但可单独地经历与对应i/o引脚相关联的失真(即，pad_io失真)。由于差分数据选通信号dqs 402和dqsn 404为互补的，在一种情况下，rdclk失真和pad_io失真将是累加的，并且在其它情况下，rdclk失真和pad_io失真可有可能在某一程度上彼此抵消。当一个pad_io对的数据样式(即，两个数据或数据选通信号的群组)与差分时钟相同时，rdclk失真将添加到来自pad_io对的一个信号的失真，但从另一个中减去。举例来说，如果rdclk失真为a，并且pad_io失真为b(其中a和b不为绝对值，但可为正或负)，则对于一个pad_io总失真将为b a且对于另一个总失真将为b-a。因此b a和b-a的平均值刚好为b。因此，在一个实施例中，为了在不利用用于每一信号路径的单独感测和校准电路系统的情况下更准确地感测pad_io失真的水平，可利用感测电路450。在一个实施例中，感测电路450包含多输入积分器410和比较器420。在其它实施例中，感测电路450可包含这些或其它组件的任何组合，和/或可省略这些组件中的一些或全部。
[0048]
在一个实施例中，感测电路450对信号dqs 402和dqsn 404进行采样以确定每一信号的占空比。在一个实施例中，多输入积分器410包含相应无源低通滤波器(lpf)412和414，其各自对应于信号路径中的一个。无源低通滤波器412和414将电压信号转换成电压信号的占空比的对应直流(dc)电平(例如，模拟电平)表示。无源低通滤波器412和414中的每一个的输出组合在一起以表示平均dc电平表示422(即，[dc(dqs) dc(dqsn)]/2)。比较器420将平均dc电平表示422转换成数字信号表示，并且将数字信号表示与参考值进行比较。在一个实施例中，参考值为电压源电平的一半(即，vcc/2)，其对应于50的占空比。比较器420产生比较的一或多个结果(即，平均dc电平表示422是否大于或小于参考值)。因此，结果的极性指示数据选通信号dqs 402和dqsn 404的pad_io失真是否大于或小于零。
[0049]
图5为说明根据本公开的一些实施例的具有pad_io失真校准电路系统的存储器装置的部分的框图。在一个实施例中，例如dqs 402和dqsn 404的差分数据选通信号以及数据信号的集合(例如，dq0-dqn-1)全部与存储器装置130中的读取时钟信号rdclk相关联。由于每一信号与共同rdclk信号相关联，校准总失真可为并发的。因此，在一个实施例中，差分数据选通信号dqs 402和dqsn 404形成一个pad_io对，并且其余数据信号dq0-dqn-1布置在额外pad_io对中。举例来说，pad_io对500可包含分别对应于数据信号dq0和dq1的pad_io 502和pad_io 504，并且pad_io对505可包含分别对应于数据信号dqn-2和dqn-1的pad_io 506和pad_io 508。在一个实施例中，存在未在图5中说明的额外pad_io对。对于每一pad_io对，例如pad_io对500和pad_io对505，一个dq信号具有与数据强信号dqs相同的数据样式，并且另一dq信号具有与dqsn相同的数据样式。因此，在一个实施例中，为了在不利用用于每一信号路径的单独感测和校准电路系统的情况下更准确地感测pad_io失真的水平，可利用校准电路550。在一个实施例中，校准电路550包含多输入积分器510、比较器520、控制系统530和
解码器540。取决于实施例，控制系统530和解码器540可为本地媒体控制器135的部分，如图1中所展示。在其它实施例中，校准电路550可包含这些或其它组件的任何组合，和/或可省略这些组件中的一些或全部。
[0050]
在一个实施例中，校准电路550对来自每一pad_io对的信号进行采样以校准每一信号的占空比。更具体地说，多输入积分器510在每一pad_io的输出处接收信号。在一个实施例中，多输入积分器510包含相应无源低通滤波器(lpf)512、514、516和518，其各自对应于pad_io中的一个。无源低通滤波器512、514、516和518将电压信号转换成来自pad_io的电压信号的占空比的对应直流(dc)电平(例如，模拟电平)表示。无源低通滤波器512、514、516和518中的每一个的输出组合在一起以表示平均dc电平表示522(即，[dc(dqs) dc(dqsn) dc(dq0) dc(dq1)
…
dc(dqn-1)]/n 2，其中n表示数据信号dq的数目)。比较器520将平均dc电平表示522转换成数字信号表示，并且将数字信号表示与参考值进行比较。在一个实施例中，参考值为电压源电平的一半(即，vcc/2)，其对应于50的占空比。比较器520将比较的一或多个结果(即，平均dc电平表示522是否大于或小于参考值)提供到控制系统530。可为状态机的控制系统530例如进行算法(例如，二分扫掠算法和/或对分搜索)以计算和/或调整(例如，使用查询表)一或多个微调值(例如，数字微调值)，所述微调值用于降低具有较大占空比的电压信号的占空比且增大具有较小占空比的电压信号的占空比。一或多个微调值传递到解码器540(例如，数模转换器)，所述解码器将一或多个微调值转换成馈送到pad_io中的电压信号的占空比微调设置(例如，偏置电压和/或偏置电流)。在一个实施例中，基于平均dc电平表示522的相同占空比微调设置施加到pad_io中的每一个。
[0051]
图6说明计算机系统600的实例机器，在所述实例机器内可执行用于使机器进行本文中所论述的方法中的任何一或多种的指令集。在一些实施例中，计算机系统600可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)，或可用于进行控制器的操作(例如，用于执行操作系统以进行对应于图1的本地媒体控制器135的操作)。在替代实施例中，机器可连接(例如，联网)到lan、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。
[0052]
机器可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定将由所述机器采用的动作的指令集的任何机器。此外，尽管说明单个机器，但应认为术语“机器”也包含机器的任何集合，所述机器单独地或共同地执行指令集(或多个指令集)以进行本文中所论述的方法中的任何一或多种。
[0053]
实例计算机系统600包含经由总线630彼此通信的处理装置602、主存储器604(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)，例如同步dram(sdram)或rambus dram(rdram)等)、静态存储器606(例如，快闪存储器、静态随机存取存储器(sram)等)以及数据存储系统618。
[0054]
处理装置602表示一或多个通用处理装置，例如微处理器、中央处理单元等。更确切地说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。
处理装置602也可为一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等。处理装置602被配置成执行用于进行本文中所论述的操作和步骤的指令626。计算机系统600可进一步包含经由网络620通信的网络接口装置608。
[0055]
数据存储系统618可包含机器可读存储媒体624(也被称作计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储有一或多组指令626或体现本文中所描述的方法或功能中的任何一或多种的软件。在一个实施例中，此媒体624还可由本地媒体控制器135、存储器子系统控制器115或其它组件写入。指令626还可在其由计算机系统600执行期间完全或至少部分地驻存在主存储器604内和/或处理装置602内，主存储器604和处理装置602还构成机器可读存储媒体。机器可读存储媒体624、数据存储系统618和/或主存储器604可对应于图1的存储器子系统110。
[0056]
在一个实施例中，指令626包含用于实施对应于图1的本地媒体控制器135的功能性的指令。尽管在实例实施例中将机器可读存储媒体624展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集且使得机器进行本公开的方法中的任何一或多种的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体和磁性媒体。
[0057]
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用于将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在此处且通常被认为是产生所要结果的操作的自洽序列。操作是需要物理量的物理操纵的那些操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操纵的电气或磁信号的形式。有时，主要出于通用的原因，已证明将这些信号称为位、值、元件、符号、字符、术语、编号等是方便的。
[0058]
然而，应牢记，所有这些和类似术语应与适当物理量相关联，并且仅仅是应用于这些量的方便标签。本公开可指操纵和变换计算机系统的寄存器和存储器内的表示为物理(电子)量的数据为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
[0059]
本公开还涉及用于进行本文中的操作的设备。此设备可出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、cd-rom和磁性光盘)、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
[0060]
本文中所呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用于进行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，不参考任何特定编程语言来描述本公开。应了解，可使用多种编程语言来实施如本文种所描述的本公开的教示。
[0061]
本公开可提供为计算机程序产品或软件，其可包含在其上存储有可用于对计算机系统(或其它电子装置)进行编程以进行根据本公开的过程的指令的机器可读媒体。机器可
读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
[0062]
在前述说明书中，已参考其具体实例实施例描述了本公开的实施例。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而不是限制性意义上看待说明书和图式。