非易失性存储器装置、包括其的存储装置及其读取方法
1.相关申请的交叉引用
2.要求于2020年10月30日提交于韩国知识产权局的韩国专利申请no.10-2020-0143249的优先权，其整体以引用方式并入本文中。
技术领域
3.本公开涉及非易失性存储器装置、包括这样的非易失性存储器装置的存储装置以及从这样的非易失性存储器装置读取数据的方法。
背景技术：
4.通常，存储装置可包括在写操作期间生成纠错码的纠错码(ecc)电路，并且存储装置可在读操作期间参考纠错码来纠正数据中的错误。然而，可能存在这样的情况：存储装置中的存储器单元的劣化程度严重，从而由ecc电路进行的纠正是不可能的。在这样的情况下，可执行使用与正常读操作不同的感测技术的读重试操作。
技术实现要素：
5.本发明构思的实施例提供了一种帮助防止由于噪声而引起的读错误的非易失性存储器装置、具有其的存储装置及其读取方法。
6.本发明构思的实施例提供了一种执行ovs感测的非易失性存储器装置、具有其的存储装置及其读取方法。
7.本发明构思的实施例提供了一种非易失性存储器装置，包括：
8.多个存储器块，所述存储器块中的每一个包括在各自的位线与公共源极线之间的至少两个串，其中，所述至少两个串中的每一个包括串联连接在所述各自的位线当中的位线与公共源极线之间的至少一个串选择晶体管、多个存储器单元以及至少一个接地选择晶体管，并且其中，所述至少一个串选择晶体管具有连接到串选择线栅极，所述多个存储器单元从字线接收字线电压，并且所述至少一个接地选择晶体管具有连接到接地选择线的栅极；以及控制逻辑电路，其执行多芯片上谷搜索(ovs)感测操作以识别所述多个存储器单元的状态。多ovs感测操作包括在读操作期间针对响应于地址的所述多个存储器单元当中连接到所述多个存储器块当中的所选存储器块的字线当中的字线的存储器单元的至少两个ovs感测操作。
9.本发明构思的实施例还提供了一种包括多个存储器单元和控制逻辑电路的非易失性存储器装置的读取方法。该读取方法包括：由控制逻辑电路响应于第一读命令使用默认读电平对所述多个存储器单元当中的存储器单元执行正常读操作；以及当在正常读操作期间从所述多个存储器单元当中的存储器单元读取的读取数据不可纠正时，由控制逻辑电路响应于第二读命令使用多芯片上谷搜索(ovs)感测操作对所述多个存储器单元当中的该存储器单元执行读操作。
10.本发明构思的实施例还提供了一种存储装置，包括：至少一个非易失性存储器装
置，其包括多个存储器单元；以及控制器，其具有控制引脚并且向所述至少一个非易失性存储器装置提供命令锁存使能(cle)信号、地址锁存使能(ale)信号、芯片使能(ce)信号、写使能(we)信号、读使能(re)信号和dqs信号，并且从所述至少一个非易失性存储器装置的所述多个存储器单元当中的存储器单元读取数据。所述至少一个非易失性存储器装置通过根据cle信号和ale信号在we信号的边沿锁存ovs命令来对所述多个存储器单元当中的存储器单元执行多芯片上谷搜索(ovs)感测操作，并且向控制器输出与多ovs感测操作对应的检测情况信息。
11.本发明构思的实施例还提供了一种非易失性存储器装置，包括：具有第一金属焊盘的存储器单元区域；以及具有第二金属焊盘的外围电路区域，存储器单元区域和外围电路区域通过第一金属焊盘和第二金属焊盘垂直连接。存储器单元区域包括存储器单元阵列，其包括具有连接到多条字线和多条位线的多个存储器单元的多个存储器块。外围电路区域包括：行解码器，其在所述多条字线当中选择字线；页缓冲器电路，其具有连接到所述多个位线的多个页缓冲器；以及控制逻辑电路，其具有芯片上谷搜索(ovs)电路，并且通过控制引脚接收命令锁存使能(cle)信号、地址锁存使能(ale)信号、芯片使能(ce)信号、写使能(we)信号、读使能(re)信号和dqs信号以根据cle信号和ale信号在we信号的边沿锁存命令或地址，并且使用ovs电路对存储器单元区域的存储器单元执行多ovs感测操作。
12.本发明构思的实施例还提供了一种控制器，包括：控制引脚，其向至少一个非易失性存储器装置提供命令锁存使能(cle)信号、地址锁存使能(ale)信号、芯片使能(ce)信号、写使能(we)信号、读使能(re)信号和dqs信号；纠错码(ecc)电路，其从所述至少一个非易失性存储器装置接收第一读操作的数据，并且执行所接收的数据的纠错；缓冲存储器，其包括存储第一偏移电平的第一表、存储第二偏移电平的第二表以及存储历史读电平的第三表；以及至少一个处理器，其在ecc电路无法纠正所接收的数据时发出芯片上谷搜索(ovs)命令，将ovs命令发送给所述至少一个非易失性存储器装置以请求多ovs感测操作，根据多ovs感测操作接收检测情况信息，使用第二表确定与所接收的检测情况信息对应的第二偏移电平，使用第一表的第一偏移电平和第二偏移电平来更新第三表中的历史读电平以提供更新的历史读电平，并且请求使用更新的历史读电平的对所述至少一个非易失性存储器装置的第二读操作。
13.本发明构思的实施例还提供了一种包括控制器和至少一个非易失性存储器装置的存储装置的读取方法。该读取方法包括：由控制器从所述至少一个非易失性存储器装置请求使用默认读电平的正常读操作；当作为正常读操作的结果读取的读取数据不可纠正时，由控制器输入启用所述至少一个非易失性存储器装置的芯片上谷搜索(ovs)模式的恢复代码；由控制器向所述至少一个非易失性存储器装置发送ovs命令以执行多ovs感测操作；当多ovs感测操作通过时，由控制器根据多ovs感测操作使用检测情况信息更新历史读电平；以及在更新之后由控制器释放恢复代码以停用ovs模式。
附图说明
14.本发明构思的以上和其它方面、特征和优点将从以下结合附图进行的详细描述更清楚地理解，附图中：
15.图1示出根据本发明构思的实施例的存储装置。
16.图2示出图1的非易失性存储器装置。
17.图3a示出根据本发明构思的实施例的存储器块。
18.图3b示出根据本发明构思的其它实施例的存储器块。
19.图4示出根据本发明构思的实施例的存储器块的电路图。
20.图5示出根据本发明构思的实施例的在存储装置中执行使用ovs的读操作的处理的流程图。
21.图6概念性地示出根据本发明构思的实施例的提取存储装置的最优读电压电平的处理。
22.图7a概念性地示出用于ovs搜索操作的散布谷的不同读电压。
23.图7b概念性地示出用于ovs搜索操作的散布谷的不同读电压的发展时间。
24.图8示出根据本发明构思的实施例的非易失性存储器装置的使用多ovs感测操作的读操作的概念。
25.图9a示出根据本发明构思的实施例的使用其中第一ovs感测操作的结果值与第二ovs感测操作相同的多ovs感测操作的读操作。
26.图9b示出根据本发明构思的实施例的使用其中第一ovs感测操作的结果值与第二ovs感测操作不同的多ovs感测操作的读操作。
27.图10示出根据本发明构思的实施例的存储装置的读方法的流程图。
28.图11a示出根据本发明构思的实施例的使用其中第二ovs感测操作中第一计数值x与第二计数值y之间的差值小于参考值a的多ovs感测操作的读操作。
29.图11b示出根据本发明构思的实施例的使用其中第二ovs感测操作中第一计数值x与第二计数值y之间的差值大于参考值a的多ovs感测操作的读操作。
30.图12示出根据本发明构思的实施例的非易失性存储器装置的读取方法的流程图。
31.图13a、图13b和图13c示出应用了根据本发明构思的实施例的读操作的ovs模式的分布。
32.图14示出根据本发明构思的实施例的非易失性存储器装置。
33.图15示出根据本发明构思的实施例的存储装置。
34.图16示出根据本发明构思的实施例的存储装置的读操作的梯形图。
35.图17示出根据本发明构思的实施例的以c2c结构实现的非易失性存储器装置。
具体实施方式
36.根据本发明构思的实施例的非易失性存储器装置、包括其的存储装置以及这种非易失性存储器装置的读取方法可执行多ovs感测操作以增加感测操作的准确性，并且可减少恢复代码的输入以改进总系统性能。在这种情况下，ovs感测操作的细节在美国专利公布no.2020-0286545、美国专利公布no.2020-0098436、美国专利no.10,090,046、美国专利no.10,559,362、美国专利no.10,607,708、美国专利no.10,629,259中有所描述，它们通过引用并入本文中。
37.如本发明构思的领域中传统的那样，可按照执行所描述的功能的块来描述和示出实施例。这些块(本文中可称为单元或模块)由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路
物理实现，并且可选地可由固件和/或软件驱动。例如，电路可被具体实现在一个或多个半导体芯片中或者诸如印刷电路板等的衬底支承件上。构成块的电路可由专用硬件、或由处理器(例如，一个或多个被编程的微处理器和关联电路)、或由执行块的一些功能的专用硬件和执行块的其它功能的处理器的组合实现。在不脱离本发明构思的范围的情况下，实施例的每个块可被物理地分离为两个或更多个交互和分立的块。同样，在不脱离本发明构思的范围的情况下，实施例的块可被物理地组合成更复杂的块。
38.图1示出根据本发明构思的实施例的存储装置10。参照图1，存储装置10包括至少一个非易失性存储器装置nvm 100和控制器cntl 200。
39.至少一个非易失性存储器装置100可被实现为存储数据。非易失性存储器装置100可包括例如nand闪存、垂直nand闪存、nor闪存、电阻随机存取存储器(rram)、相变存储器(pram)、磁阻随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移矩随机存取存储器(stt-ram)等。另外，非易失性存储器装置100可被实现为具有三维阵列结构。
40.另外，非易失性存储器装置100可被实现为包括多个存储器块blk1至blkz(其中z是等于或大于2的整数)以及控制逻辑150。多个存储器块blk1至blkz中的每一个可包括多个页page 1至page m，其中m是等于或大于2的整数。多个页page 1至page m中的每一个可包括多个存储器单元。多个存储器单元中的每一个可存储至少一比特。
41.控制逻辑150可从控制器cntl 200接收命令和地址，并且可被实现为在与地址对应的存储器单元中执行与所接收的命令对应的操作(编程操作、读操作、擦除操作等)。
42.在一些实施例中，控制逻辑150可包括逻辑电路和/或处理器，其被配置为响应于例如存储在存储器装置中的可执行指令而执行逻辑操作。另外，控制逻辑150可包括ovs电路155。
43.ovs电路155可执行芯片上谷搜索(ovs)感测操作。在这种情况下，ovs感测操作可包括：第一感测操作，其基于单元计数来确定ovs检测情况；以及第二感测操作，其根据所确定的ovs检测情况改变和感测实际发展时间。ovs电路155可被实现为存储与ovs感测操作的结果对应的ovs检测信息。这种ovs检测信息可包括指示与状态对应的最优散布谷的信息(例如，发展时间信息)。
44.另外，ovs电路155可执行多ovs感测操作以增加感测操作的准确性。在这种情况下，多ovs感测操作可包括至少两个ovs感测操作。
45.控制器cntl 200可通过发送控制信号(例如，命令锁存使能(cle)信号、地址锁存使能(ale)信号、芯片使能(ce)信号、写使能(we)信号、读使能(re)信号等)的多个控制引脚连接到至少一个非易失性存储器装置100。另外，控制器cntl 200可被实现为使用控制信号(cle、ale、ce、we、re等)来控制非易失性存储器装置100。例如，非易失性存储器装置100可根据cle信号和ale信号在we信号的边沿锁存命令(cmd)或地址(add)，以执行编程操作、读操作或擦除操作。另外，数据信号dq和数据选通信号dqs可在控制器200与至少一个非易失性存储器装置100之间通信。
46.另外，控制器200可包括缓冲存储器220和纠错码(ecc)电路230。
47.缓冲存储器220可被实现为易失性存储器(例如，静态随机存取存储器(sram)、动态ram(dram)、同步ram(sdram)等)或非易失性存储器(例如，闪存、相变ram(pram)、磁阻ram(mram)、电阻ram(reram)、铁电ram(fram)等)。缓冲存储器220可包括多个表221、222和223。
48.第一表221(即，预定义表)可包括第一读电压电平偏移信息。在实施例中，第一表221可包括与逝去的编程时间对应的第一读电压电平偏移信息。在实施例中，除了逝去的编程时间之外，第一表221可包括与各种劣化信息(例如，温度、编程/擦除循环、读循环、开路字线情况等)对应的第一读电压电平偏移信息。
49.第二表222(即，ovs表)可包括对应于与ovs感测操作的检测情况相对应的ovs检测信息的第二读电压电平偏移信息。在这种情况下，ovs检测信息可以是与最优散布谷对应的发展时间信息。例如，第二读电压电平偏移信息可包括与执行ovs感测操作的发展时间信息对应的读电压电平偏移信息。因此，第二表222可以是ovs检测信息被转换为读电压电平偏移信息的表。
50.第三表223(即，历史读取表)可包括与历史读操作有关的第三读电压电平偏移信息。在实施例中，第三读电压电平偏移信息可使用第一读电压电平偏移信息和第二读电压电平偏移信息来确定。在这种情况下，第三读电压电平偏移信息可包括关于用于执行历史读操作的最优读电平的信息。历史读操作的细节在美国专利no.10,120,589和美国专利no.10,373,693中有所描述，它们通过引用并入本文中。
51.ecc电路230可被实现为在编程操作期间生成纠错码，并且在读操作期间使用纠错码来恢复数据。例如，ecc电路230可生成用于纠正从非易失性存储器装置100接收的数据的失败比特或错误比特的纠错码(ecc)。ecc电路230可执行提供给非易失性存储器装置100的数据的纠错编码，以形成添加了奇偶校验比特的数据。奇偶校验比特可被存储在非易失性存储器装置100中。另外，ecc电路230可对从非易失性存储器装置100输出的数据执行纠错解码。ecc电路230可使用奇偶校验比特来纠正错误。ecc电路230可使用诸如例如低密度奇偶校验检查(ldpc)码、bch码、turbo码、reed-solomon码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、块编码调制(bcm)等的编码调制来纠正错误。
52.当ecc电路230无法执行纠错时，可执行读重试操作。在实施例中，读重试操作可包括多ovs感测操作。在另一实施例中，读重试操作可包括反映第一表221的多ovs感测操作。
53.根据本发明构思的实施例的存储装置10可在无法纠错之前执行正常感测操作，并且可在无法纠错之后执行多ovs感测操作以进行读重试。本发明构思的存储装置10可使用多个ovs感测操作来确定最终检测情况，以使由于噪声而引起的ovs感测操作的确定错误最小化。结果，本发明构思的存储装置10可改进数据的可靠性并减少附加恢复代码的输入，因此改进总系统性能。
54.图2示出图1的非易失性存储器装置100。参照图2，非易失性存储器装置100包括存储器单元阵列110、行解码器120、页缓冲器电路130、电压生成器140、控制逻辑150和单元计数器170。尽管图2中未示出，非易失性存储器装置100还可包括存储器接口电路。另外，非易失性存储器装置100还可包括例如列逻辑、预解码器、温度传感器、命令解码器、地址解码器等。
55.存储器单元阵列110可通过字线wl或选择线ssl和gsl连接到行解码器120。存储器单元阵列110可通过位线bl连接到页缓冲器电路130。存储器单元阵列110可包括多个单元串。单元串的每个沟道可形成在竖直方向或水平方向上。单元串中的每一个可包括多个存储器单元。在这种情况下，可通过提供给位线bl或字线wl的电压来编程、擦除或读取多个存储器单元。
56.通常，可基于页执行编程操作，并且可基于块执行擦除操作。在实施例中，存储器单元阵列110可包括3d存储器单元阵列。在这种情况下，3d存储器单元阵列可包括多个nand串。多个nand串中的每一个可包括连接到竖直地层叠在衬底上的字线的存储器单元。存储器单元的细节在美国专利us 7,679,133、us 8,553,466、us 8,654,587、us 8,559,235和us 9,536,970中有所描述。在实施例中，存储器单元阵列110可包括2d存储器单元阵列，并且2d存储器单元阵列可包括布置在行方向和列方向上的多个nand串。
57.行解码器120可被实现为响应于行地址x-add而选择存储器单元阵列110的存储器块blk1至blkz中的任一个。行解码器120可响应于行地址x-add而选择所选存储器块的任一条字线。行解码器120可将与操作模式对应的字线电压vwl传送至所选存储器块的字线。在编程操作期间，行解码器120可将编程电压和验证电压施加到所选字线，并且可将通过电压施加到未选字线。在读操作期间，行解码器120可将读电压施加到所选字线，并且可将读通过(pass)电压施加到未选字线。
58.页缓冲器电路130可包括多个页缓冲器pb1至pbn，其中n是大于或等于2的整数。在这种情况下，多个页缓冲器pb1至pbn可分别通过与之对应的位线bl连接到存储器单元。页缓冲器电路130可响应于列地址y-add而选择位线bl当中的至少一条位线。页缓冲器电路130可根据操作模式作为写驱动器或感测放大器操作。例如，在编程操作期间，页缓冲器电路130可将与要编程的数据对应的位线电压施加到所选位线。在读操作期间，页缓冲器电路130可通过感测所选位线的电流或电压来感测存储在存储器单元中的数据。
59.多个页缓冲器pb1至pbn中的每一个可被实现为执行感测和锁存以用于ovs感测操作。例如，多个页缓冲器pb1至pbn中的每一个可在控制逻辑150的控制下执行多个感测操作以识别存储在所选存储器单元中的任一个状态。另外，在多个页缓冲器pb1至pbn中的每一个存储通过多个感测操作感测的数据之后，可在控制逻辑150的控制下选择任一个数据。例如，多个页缓冲器pb1至pbn中的每一个可执行多个感测操作以识别任一个状态。另外，多个页缓冲器pb1至pbn中的每一个可根据控制逻辑150的控制从感测的多个数据当中选择或输出最优数据。
60.可包括输入/输出缓冲器电路(未示出)，并且可将外部提供的数据提供给页缓冲器电路130。输入/输出缓冲器电路可将外部提供的命令cmd提供给控制逻辑150。输入/输出缓冲器电路可将外部提供的地址add提供给控制逻辑150或行解码器120。另外，输入/输出缓冲器电路可外部输出通过页缓冲器电路130感测和锁存的数据。在实施例中，输入/输出缓冲器电路可包括内部执行纠错功能的纠错码(ecc)电路。
61.电压生成器140可被实现为在控制逻辑150的控制下生成分别施加到字线的各种类型的字线电压以及供应给其中形成有存储器单元的体(例如，阱区域)的阱电压。分别施加到字线的字线电压可包括编程电压、通过电压、读电压、读通过电压等。
62.控制逻辑150可被实现为总体控制非易失性存储器装置100中的各种操作。控制逻辑150可响应于来自存储器接口电路的命令cmd和/或地址add输出各种控制信号。例如，控制逻辑150可输出电压控制信号ctrl_vol、行地址x-add和列地址y-add。
63.另外，控制逻辑150可包括执行ovs感测操作的ovs电路155。ovs电路155可控制页缓冲器电路130和电压生成器140执行ovs感测操作。
64.ovs电路155可控制页缓冲器电路130执行多个感测操作以识别所选存储器单元的
特定状态。另外，ovs电路155可控制多个页缓冲器pb1至pbn将分别与多个感测结果对应的感测数据存储在设置在多个页缓冲器pb1至pbn中的每一个中的多个锁存器集中。另外，ovs电路155可执行在多个感测的数据当中选择最优数据的处理。为了选择最优数据，ovs电路155可参考从单元计数器170提供的计数结果nc。例如，ovs电路155可控制页缓冲器电路130选择并输出多个感测结果当中最接近散布谷的读取结果。
65.另外，ovs电路155可存储与ovs感测操作对应的发展时间信息。ovs电路155可将所存储的发展时间信息作为ovs检测信息输出给控制器200。在实施例中，ovs检测信息可使用uib-out输出，可响应于获得特征命令(get feature command)而输出，或者可响应于状态读命令而输出。
66.此外，ovs电路155可被实现为执行多ovs感测操作。在实施例中，多ovs感测操作可执行多个ovs感测操作以防止由于噪声而引起的ovs感测操作中的错误，并且作为执行多个ovs感测操作的结果，多个检测情况可被确定为ovs感测操作的最终检测情况。在实施例中，多ovs感测操作可执行多个ovs感测操作以防止由于噪声而引起的ovs感测操作中的错误，可在第一ovs感测操作之后改变读电平，并且可根据ovs感测操作的结果确定最终检测情况。
67.单元计数器170从页缓冲器电路130所感测的数据对与特定阈值电压范围对应的存储器单元的数量进行计数。例如，单元计数器170可处理多个页缓冲器pb1至pbn中分别感测的数据，以对阈值电压在特定阈值电压范围内的存储器单元的数量进行计数，并且可将计数结果nc提供给控制逻辑150。在一些实施例中，单元计数器170可设置在控制逻辑150中。
68.根据本发明构思的实施例的非易失性存储器装置100可执行多ovs感测操作，以减少由于噪声而引起的ovs感测操作的误判，因此确保读操作的可靠性。
69.图3a示出根据本发明构思的实施例的存储器块。参照图3a，存储器块blk1可形成在垂直于衬底sub的上表面的方向(即，第三方向)上。n 掺杂区域可形成在衬底sub上。栅电极层和绝缘层可交替地沉积在衬底sub上。信息存储层可形成在栅电极层与绝缘层之间。当栅电极层和绝缘层被竖直地图案化时，可形成具有v形状的柱。柱可穿过栅电极层和绝缘层，以连接到衬底sub。诸如氧化硅的绝缘材料可作为填充介电图案形成在柱中。沟道半导体可作为竖直有源图案形成在柱之外。
70.存储器块blk1的栅电极层可分别连接到接地选择线gsl、多条字线wl1至wl8以及串选择线ssl。另外，存储器块blk1的柱可连接到多条位线bl1至bl3。在图3a中，存储器块blk1被示出为具有两(2)条选择线gsl和ssl、八(8)条字线wl1至wl8以及三(3)条位线bl1至bl3，但本发明构思不限于此，存储器块blk1可具有多于两条选择线gsl和ssl以及不同数量的字线wl。
71.图3b示出根据本发明构思的其它实施例的存储器块。参照图3b，为了描述方便，存储器块blkb具有四(4)层字线。串ns可分别包括串联连接的存储器单元mc1至mc8。在这种情况下，形成在字线wl8处的存储器单元mc8的第一上端可连接到形成在串选择线ssl处的串选择晶体管sst，形成在字线wl1处的存储器单元mc1的第二上端可连接到形成在接地选择线gsl处的接地选择晶体管gst，并且形成在字线wl5和wl4处的存储器单元mc5和mc4的下端可彼此连接。构成串ns的存储器单元可通过在多个半导体层上层叠来形成。串ns中的每一
个可包括第一柱pl11、第二柱pl12以及连接第一柱pl11和第二柱pl12的柱连接部分pl13。第一柱pl11可连接到位线(例如，bl1)和柱连接部分pl13，并且可通过穿过串选择线ssl和字线wl5至wl8来形成。第二柱pl12可连接到公共源极线csl和柱连接部分pl13，并且可通过穿过接地选择线gsl和字线wl1至wl4来形成。如图3b所示，串ns可被实现为形成具有u形状的柱。在实施例中，背栅bg可形成在衬底上，并且柱连接部分pl13可被实现于背栅bg内部。在实施例中，背栅bg可共同存在于块blkb中。背栅bg可具有与另一块的背栅分离的结构。
72.图4示出根据本发明构思的实施例的存储器块blki的电路图。包括在存储器块blki中的多个存储器nand串可形成在垂直于衬底的方向(即，z轴方向)上。
73.参照图4，存储器块blki可包括连接在位线bl1、bl2和bl3与公共源极线csl之间的多个存储器nand串ns11至ns33。多个存储器nand串ns11至ns33中的每一个可包括串选择晶体管sst、多个存储器单元mc1、mc2、...、mc8以及接地选择晶体管gst。在图4中，多个存储器nand串ns11至ns33中的每一个被示出为包括八(8)个存储器单元mc1、mc2、...、mc8。然而，本发明构思不限于此，不止一个串选择晶体管sst、不止一个接地选择晶体管gst以及数量大于或小于八(8)个的存储器单元可包括在每个nand串中。
74.串选择晶体管sst可连接到与之对应的串选择线ssl1、ssl2和ssl3。多个存储器单元mc1、mc2、...、mc8可分别连接到与之对应的栅极线gtl1、gtl2、...、gtl8。栅极线gtl1、gtl2、...、gtl8可对应于字线，并且栅极线gtl1、gtl2、...、gtl8中的一些可对应于虚设字线。接地选择晶体管gst可连接到与之对应的接地选择线gsl1、gsl2和gsl3。串选择晶体管sst可连接到与之对应的位线bl1、bl2和bl3，并且接地选择晶体管gst可连接到公共源极线csl。
75.具有相同高度的字线(例如，wl1)可共同连接，并且接地选择线gsl1、gsl2和gsl3以及串选择线ssl1、ssl2和ssl3可彼此分离。在图4中，存储器块blki被示出为连接到八(8)条栅极线gtl1、gtl2、...、gtl8以及三(3)条位线bl1、bl2、bl3，但本发明构思不限于此，存储器块blki可包括数量与所示不同的栅极线和位线。
76.图5示出根据本发明构思的实施例的在存储装置(例如，图1所示的存储装置10)中执行使用ovs的读操作的处理的流程图。在这种情况下，可由控制器200使用默认读电压电平来执行正常读操作(正常rd)(s 110)。当在正常读操作中ecc电路230的纠错无法进行(uecc)时，控制器200可输入以不同方式执行读操作的恢复代码。在这种情况下，可启用ovs模式(s120)。可由非易失性存储器装置100在启用的ovs模式下执行多ovs感测操作(指示为ovs/感测n次)(s 130)。作为多ovs感测操作的结果，可根据检测情况确定读电平rd。可执行使用读电平rd和预定义表(pdt)221的读操作(s130)。
77.当可进行读操作的纠错时(例如，当读操作通过时)，控制器200可更新历史读取表(hrt)223。在这种情况下，可将与多ovs感测操作的检测情况对应的读电平反映在hrt 223中(s140)。
78.随后，可释放恢复代码，并且可停用ovs模式(s150)，如(ovs禁用)所指示。可使用更新的hrt 223执行正常读操作。
79.根据本发明构思的实施例的存储装置10可在读操作中使用根据多ovs感测操作的检测情况，以使由于噪声而引起的感测错误最小化。此外，根据本发明构思的实施例的存储装置10可将根据多ovs感测操作的检测信息反映到hrt 223，以在下一读操作中使用最佳读
电压电平。
80.图6概念性地示出根据本发明构思的实施例的提取存储装置10的最优读电压电平的处理。参照图6，存储装置10可使用预定义表pdt 221和ovs表222更新历史读取表hrt 223，以提取最佳读电压电平。
81.ovs检测信息(ovs di)可包括根据多ovs感测操作的结果信息。与ovs检测信息对应的第二读电压电平偏移ost_ovst可被反映(存储或更新)在ovs表222中。基本上，可通过根据编程时间的逝去将第二读电压电平偏移ost_ovst与第一读电压电平偏移ost_pdt相加来最终确定第三读电压电平偏移ost_hrt。应该理解，仅通过第一读电压电平偏移ost_pdt和第二读电压电平偏移ost_ovst的简单相加来确定第三读电压电平偏移ost_hrt。另外，第三读电压电平偏移ost_hrt可通过对第一读电压电平偏移ost_pdt和第二读电压电平偏移ost_ovst中的每一个应用权重的相加来确定。
82.根据本发明构思的实施例的存储装置10可根据ovs感测操作将第二读电压电平偏移ost_ovst反映(存储或更新)到历史读取表hrt 223，以停用ovs感测操作(即，不应用恢复代码)并且以最优读电压电平执行读操作。因此，读操作的数据的可靠性可改进，并且可减少恢复代码的输入，以改进读操作的性能。
83.图7a和图7b概念性地示出散布谷的不同读电压和与之对应的发展时间。参照图7a，可通过多个感测操作执行寻找状态s1和状态s2的散布谷的ovs感测操作。在图7a中，水平轴可表示读电压并且竖直轴可表示存储器单元的数量。在这种情况下，可在每多个页缓冲器组中同时执行多个感测操作。参照图7b，可通过在不同发展周期期间的相同时间点将感测节点顺序地锁存在页缓冲器pb1至pbn当中的第一页缓冲器pb1和第二页缓冲器pb2中以存储感测结果，来执行芯片上谷搜索(ovs)感测操作。
84.可从时间点t0到时间点t1执行预充电操作。为了预充电，连接到第一页缓冲器pb1中的每一个的第一位线和第一感测节点可被充电。当位线设置信号被启用时，第一感测节点和第一位线可被预充电至特定电平。当第一位线设置信号(未示出)在时间点t1被停用为高电平时，第一页缓冲器pb1中的每一个的预充电电路可截止。另外，当第二位线设置信号(未示出)在时间点t1之后的时间点t2被停用为高电平时，第二页缓冲器pb2中的每一个的预充电电路可截止。在这种情况下，第一页缓冲器pb1的每个感测节点的电平和第二页缓冲器pb2的每个感测节点的电平可根据存储器单元导通还是截止并取决于流向对应位线的电流的大小而改变。
85.如图7b所示，第一页缓冲器pb1中的每一个可从时间点t0到时间点t1对第一感测节点进行预充电，并且可从时间点t1至时间点t4对第一位线进行发展。第二页缓冲器pb2中的每一个可从时间点t0到时间点t1对第二感测节点进行预充电，并且可从时间点t2(可比时间点t1晚)到时间点t4对第二位线进行发展。
86.感测操作可包括在时间点t3执行的锁存器重置(ns)感测操作以及在时间点t5执行的锁存器设定(s)感测操作。可使用第一页缓冲器pb1中的锁存器重置(ns)感测操作的导通单元计数值和锁存器设定(s)感测操作的导通单元计数值来计算第一单元计数信息。另外，可使用第二页缓冲器pb2中的锁存器重置(ns)感测操作的导通单元计数值和锁存器设定(s)感测操作的导通单元计数值来计算第二单元计数信息。可基于第一感测操作的第一单元计数信息和第二单元计数信息来确定与对应于散布谷的最优读电压电平相对应的检
测情况(c1至c5之一)。此外，可确定与所确定的检测情况对应的第二感测操作的发展时间tsodev1至tsodev5。图7b中的第二感测操作可包括如所示在时间点t6开始并延伸通过时间点t7的重新预充电操作以及发展和感测操作。
87.图8示出根据本发明构思的实施例的非易失性存储器装置100的使用多ovs感测操作的读操作的概念。参照图8，读操作可包括页缓冲器初始化周期pb init、位线预充电周期bl prech、多ovs感测周期和转储周期dump。在多ovs感测周期中，可执行第一ovs感测操作和第二ovs感测操作。
88.图9a和图9b示出根据本发明构思的实施例的使用多ovs感测操作的读操作。在图9a和图9b中，第一确定值deci 1和第二确定值deci 2可以是从图2所示的单元计数器170提供的单元计数。
89.图9a示出第一ovs感测操作的结果值与第二ovs感测操作的结果值相同的情况。可在位线预充电周期bl prech中执行位线的预充电操作。然后，在第一ovs感测周期中，可执行第一ovs感测操作。此后，在第一确定周期中，如图9a所示，第一ovs感测操作的第一确定值deci 1可指示第二情况c2。然后，在第二ovs感测周期中，可执行第二ovs感测操作。此后，在第二确定周期中，如图9a所示，第二ovs感测操作的第二确定值deci 2可指示第二情况c2。
90.此后，在比较周期com中，可确定第一确定值deci 1是否与第二确定值deci 2相同。当第一确定值deci 1与第二确定值deci 2相同时，可在主感测周期中使用与第二情况c2对应的发展时间或电压电平来执行主感测操作。
91.图9b示出第一ovs感测操作的结果值不同于第二ovs感测操作的结果值的情况。如图9b所示，在第一确定周期中，第一ovs感测操作的第一确定值deci 1可指示第二情况c2，并且在第二确定周期中，第二ovs感测操作的第二确定值deci 2可指示第一情况c1。由于感测准确性劣化的情况发生在第二确定周期中，所以假设第二确定值deci 2指示第二情况c2是最优谷，但被确定为第一情况c1。
92.此后，可在第一比较周期com1中确定第一确定值deci 1是否与第二确定值deci 2相同。当第一确定值deci 1不与第二确定值deci 2相同时，可执行第三ovs感测操作。在这种情况下，第三ovs感测操作可被重复n次(其中n是等于或大于2的整数)。可在第二比较周期com2中使用多个第三确定值deci3确定与最终散布谷对应的情况(例如，c2)。此后，可使用与主感测周期中确定的情况(例如，c2)对应的发展时间或电压电平来执行主感测操作。
93.在实施例中，从第三确定值deci3确定情况的方法可使用多数表决方法。应该理解，本发明构思的情况确定方法不限于此。
94.图10示出根据本发明构思的实施例的存储装置的读取方法的流程图。参照图1至图10，存储装置10的读取方法可如下执行。在图10中，第一确定值deci 1、第二确定值deci 2、第n确定值deci n和第k确定值deci k可以是从图2所示的单元计数器170提供的单元计数。
95.ovs感测次数(n)可设定为2作为默认值(s200)。响应于ovs命令而执行第一ovs感测操作(s201)。然后，执行第二ovs感测操作(s202)。此后，确定第一ovs感测操作的第一确定值deci 1是否与第二ovs感测操作的第二确定值deci 2相同(s203)。
96.当第一确定值deci 1不与第二确定值deci 2相同(s203处为否)时，ovs感测操作
次数(n)增加1(s212)。然后，执行第n ovs感测操作(s213)。此后，k被设定为0(s214)，然后k增加1(s215)。然后，确定n是否等于k(s216)。当n等于k(s216处为是)时，执行s212。
97.当n不等于k(s216为否)时，确定第n ovs感测操作的第n确定值deci n是否与第k ovs感测操作的第k确定值deci k相同(s217)。当第n确定值deci n不与第k ovs确定值deci k相同(s217处为否)时，执行s215。当第n确定值deci n与第k ovs确定值deci k相同(s217处为是)时，确定确定值deci n和deci k相同的情况次数是否等于或大于m次(其中m是2或更大的整数)(s218)。当确定值deci n和deci k相同的情况次数不等于或大于m次(s218处为否)时，执行s215。
98.当确定值deci n和deci k相同的情况次数等于或大于m次(s218处为是)时，根据与确定值对应的情况执行主感测操作(s221)。在s203中，当第一确定值deci 1与第二确定值deci 2相同时，使用与第一ovs感测操作的第一确定值deci 1对应的检测情况执行主感测操作(s221)。在图10中，包括s212至s218的s210可例如被表征为与图9b中大致示出的重复n次的第三ovs感测操作对应。
99.此后，读取数据可被输出到控制器200(参照图1)(s222)。此后，控制器200可对读取数据执行纠错操作，并且可确定是否可进行纠错(s223)。当可进行纠错(s223处为是)时，更新历史读取表hrt 223(s224)，并且读操作结束。当纠错无法进行(s223处为否)时，可使用不同的pdt集或者可输入不同的恢复代码(s225)。
100.根据本发明构思的实施例的读操作可在ovs感测操作之后改变与检测情况对应的读电平，然后可执行新的ovs感测操作。
101.图11a和图11b示出根据本发明构思的其它实施例的使用多ovs感测操作的读操作。
102.图11a示出在第二ovs感测操作中第一计数值x与第二计数值y之间的差值小于参考值a的情况。第一计数值x可以是在读电平与低于读电平的对应于最接近检测情况的电平之间的存储器单元的数量，并且第二计数值y可以是读电平与高于读电平的对应于最接近检测情况的电平之间的存储器单元的数量。
103.在第一确定周期中指示与第一ovs感测操作的确定值deci 1对应的第二情况c2之后，用于第二ovs感测操作的读电平可改变为与第二情况c2对应的读电平。此后，可使用改变的读电平执行第二ovs感测操作。第二ovs感测操作的确定值deci 2可指示第三情况c3。
104.在第二确定周期中，可确定在第二ovs感测操作中第一计数值x与第二计数值y之间的差值是否小于参考值a。当第一计数值x与第二计数值y之差小于参考值a时，可根据检测到的情况(例如，c2)执行主感测操作。
105.图11b示出在第二ovs感测操作中第一计数值x与第二计数值y之间的差值大于参考值a的情况。假设当在第一确定周期中发生感测准确性劣化的情况时，第一确定值deci 1可被确定为第一情况c1，而非第二情况c2。用于第二ovs感测操作的读电平可改变为与第一情况c1对应的读电平。此后，可使用改变的读电平执行第二ovs感测操作。第二ovs感测操作的确定值deci 2可指示第四情况c4。
106.在第二确定周期中，可确定在第二ovs感测操作中第一计数值x与第二计数值y之间的差值是否大于参考值a。当第一计数值x与第二计数值y之差大于参考值a时，用于第三ovs感测操作的读电平可再次改变为与第四情况c4对应的读电平，其可为新的。此后，可使
用新改变的读电平执行第三ovs感测操作。第三ovs感测操作的确定值deci 3可指示第三情况c3。当第一计数值x与第二计数值y之差小于参考值a时，可根据检测到的情况(例如，c3)执行主感测操作。
107.如上所述，在改变读电平之后紧接的ovs感测操作中，ovs感测操作将继续，直至第一计数值x与第二计数值y之间的差值小于参考值a。
108.图12示出根据本发明构思的其它实施例的非易失性存储器装置的读取方法的流程图。参照图1至图12，非易失性存储器装置的读操作可如下执行。
109.响应于ovs命令执行初始ovs感测操作(s301)。根据ovs感测操作改变读电平(s302)。使用改变的读电平执行新的ovs感测操作(s303)。此后，在新的ovs感测操作中，确定第一计数值x与第二计数值y之间的差值是否小于参考值a(s304)。当第一计数值x与第二计数值y之差不小于参考值a(s304处为否)时，执行s302。当第一计数值x与第二计数值y之差小于参考值a(s304处为是)时，使用与检测情况对应的读电平执行主感测操作(s311)。然后，读取数据被输出到控制器200(参见图1)(s312)。此后，控制器200确定是否可进行对读取数据的纠错(s321)。当可进行对读取数据的纠错(s321处为是)时，更新历史读取表hrt 223(s322)，并且读操作可结束。当读取数据不可纠正时，输入不同的pdt集或不同的恢复代码(s323)。
110.图13a示出应用了根据本发明构思的实施例的读操作的ovs模式的分布。参照图13a，ovs感测操作可仅应用于最高状态(例如，s8)。应该理解，应用ovs感测操作的状态不限于最高状态s8。
111.图13b示出应用了根据本发明构思的实施例的读操作的ovs模式的分布。参照图13b，ovs感测操作可应用于一些状态(例如，s6、s7和s8)。尽管应用了图13b所示的ovs感测操作的状态的数量为3，但本发明构思不限于此。
112.图13c示出应用了根据本发明构思的实施例的读操作的ovs模式的分布。参照图13c，ovs感测操作可应用于所有状态(例如，s 1至s8)。
113.图13a、图13b和图13c可涉及针对3比特存储器单元(三级单元：tlc)的状态应用ovs模式。本发明构思无需限于3比特存储器单元。例如，本发明构思可与四级单元(qlc)一起使用。在这样的情况下，ovs模式可应用于十六(16)个状态当中的至少一个状态。
114.本发明构思的非易失性存储器装置可被实现为具有多存储器阵列拼块(mat)结构。
115.图14示出根据本发明构思的其它实施例的非易失性存储器装置。参照图14，非易失性存储器装置100a可包括第一mat mat1、第二mat mat2、第一行解码器x-dec1、第二行解码器x-dec2、第一页缓冲器电路pbc1、第二页缓冲器电路pbc2和具有ovs电路155a的控制逻辑。第一mat mat1和第二mat mat2中的每一个可按相同的方式以图2所示的存储器单元阵列110实现，第一行解码器x-dec1和第二行解码器x-dec2中的每一个可按相同的方式以图2所示的行解码器120实现，第一页缓冲器电路pbc1和第二页缓冲器电路pbc2中的每一个可按相同的方式以图2所示的页缓冲器电路130实现。
116.控制逻辑可被实现为同时且独立地执行对第一mat mat1的编程/读取/擦除操作和对第二mat mat2的编程/读取/擦除操作。
117.图15示出根据本发明构思的其它实施例的存储装置。
118.参照图15，非易失性存储器装置100可包括用户区域和元区域。用户区域(未示出)可存储用户数据，并且可利用诸如图1至图4所示的多个存储器块实现。元区域(未示出)可存储用于管理非易失性存储器装置100的管理信息并且可利用诸如图2所示的至少一个存储器块实现。元区域无需利用与用户区域相同的存储器块来实现。
119.元区域可包括预定义表pdt和ovs表ovst。在这种情况下，预定义表pdt可存储指示读电压电平随编程时间的改变程度的值。当存储装置20被初始化时，元区域的预定义表pdt和ovs表可被加载到控制器200a的缓冲存储器220(例如，sram、dram等)中。在实施例中，缓冲存储器220的历史读取表hrt可在元区域中从缓冲存储器220周期性地或非周期性地更新。
120.控制器200a可通过多个通道连接到至少一个非易失性存储器装置100。控制器200a可包括处理器(未示出)、用于人工智能的处理器212、缓冲存储器220和纠错码电路230。
121.控制器200a还可包括以硬件/软件/固件实现的定时器(未示出)。定时器可从外部接收时间相关信息，并且可生成/输出当前时间。例如，定时器可通过接收系统时钟并对系统时钟进行计数来生成当前时间。在另一实施例中，定时器可通过从外部接收时间信息并对内部时钟进行计数来生成当前时间。在这种情况下，内部时钟可从存储装置20内部的振荡器生成。
122.至少一个处理器可被实现为控制存储装置20的总体操作。处理器可执行诸如例如高速缓存/缓冲管理、固件管理、垃圾收集管理、损耗均衡管理、数据去重管理、读取刷新/回收管理、坏块管理、多流管理、主机数据和非易失性存储器的映射管理、服务质量(qos)管理、系统资源分配管理、非易失性存储器队列管理、读电压电平管理、擦除/编程管理、热/冷数据管理、掉电保护管理、动态热管理、初始化管理、廉价磁盘冗余阵列(raid)管理等的各种管理操作。
123.具体地，用于人工智能的处理器212可被实现为改进非易失性存储器装置100的数据的可靠性。具体地，如图1至图14所示，当在纠错码电路230中无法进行纠错时，处理器212可被实现为请求多ovs感测操作，或者根据多ovs感测操作来管理最优历史读电平。
124.图16示出根据本发明构思的实施例的存储装置的读操作的梯形图。参照图1和图16，存储装置的读操作可如下执行。
125.主机将读请求与地址一起发送到存储装置10(参照图1)(s10)。存储装置10的控制器200(参照图1)接收读请求，搜索历史缓冲器，确定执行历史读操作还是正常读操作，并且可响应于确定的操作将正常/历史读命令发送到非易失性存储器装置(nvm 100，参见图1)(s11)。非易失性存储器装置100响应于正常/历史读命令执行正常感测操作(s12)，并且将从其读取的数据发送到控制器200(s13)。
126.此后，控制器200通过ecc电路230对读取数据执行纠错操作(s14)。当不存在错误或者可进行纠错(s14处为是)时，读取的数据或纠正的数据被发送到主机(s15)。
127.当无法进行纠错(s 14处为否)时，控制器200输入恢复代码，并且向非易失性存储器装置100发送ovs命令(s16)。非易失性存储器装置100响应于ovs命令执行多ovs感测操作(s17)，并且将检测情况信息发送到控制器200(s18)。
128.控制器200使用检测情况信息来改变历史读电平(s19)。此后，控制器200根据改变
的历史读电平向非易失性存储器装置100发送读命令(s20)。非易失性存储器装置使用改变的历史读电平来执行正常感测操作(s21)，并将读取数据发送到控制器200(s22)。
129.此后，控制器200再次通过ecc电路230对读取数据执行纠错操作(s23)。当不存在错误或者可进行纠错(s23处为是)时，读取的数据或纠正的数据被发送到主机(s24)。当存在错误或者无法进行纠错(s23处为否)时，控制器200以不同的方式向非易失性存储器装置100发送用于读取数据的读重试命令(s25)。
130.根据本发明构思的实施例的非易失性存储器装置可按芯片对芯片(c2c)结构实现。
131.图17示出根据本发明构思的实施例的按c2c结构实现的非易失性存储器装置1000。在这种情况下，c2c结构可指通过在第一晶圆上制造包括单元区域cell的上芯片、在不同于第一晶圆的第二晶圆上制造包括外围电路区域peri的下芯片、然后以接合方法将上芯片和下芯片彼此接合而形成的结构。例如，接合方法可以是将形成在上芯片的最上金属层上的接合金属和形成在下芯片的最上金属层上的接合金属电连接的方法。在实施例中，当接合金属由铜(cu)形成时，接合方法可以是cu对cu接合方法。在另一实施例中，接合金属也可由铝(al)或钨(w)形成。
132.非易失性存储器装置1000的外围电路区域peri和单元区域cell中的每一个可包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
133.外围电路区域peri可包括第一衬底1210、层间绝缘层1215、形成在第一衬底1210上的多个电路元件1220a、1220b和1220c、分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在实施例中，第一金属层1230a、1230b和1230c可由具有相对高的电阻率的钨形成。在实施例中，第二金属层1240a、1240b和1240c可由具有相对低的电阻率的铜形成。
134.如图17所示，尽管仅示出第一金属层1230a、1230b和1230c和第二金属层1240a、1240b和1240c，本发明构思不限于此。至少一个金属层可进一步形成在第二金属层1240a、1240b和1240c上。形成在第二金属层1240a、1240b和1240c上的至少一个金属层的至少一部分可由电阻率比形成第二金属层1240a、1240b和1240c的铜低的铝等形成。
135.在实施例中，层间绝缘层1215可设置在第一衬底1210上以覆盖多个电路元件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。在实施例中，层间绝缘层1215可包括诸如氧化硅、氮化硅等的绝缘材料。
136.下接合金属1271b和1272b可形成在字线接合区域wlba中的第二金属层1240b上。在字线接合区域wlba中，外围电路区域peri中的下接合金属1271b和1272b可电接合到单元区域cell的上接合金属1371b和1372b。在实施例中，下接合金属1271b和1272b和上接合金属1371b和1372b可由铝、铜、钨等形成。另外，单元区域cell的上接合金属1371b和1372b可被称为第一金属焊盘，并且下接合金属1271b和1272b可被称为第二金属焊盘。
137.单元区域cell可包括至少一个存储器块。单元区域cell可包括第二衬底1310和公共源极线1320。在第二衬底1310上，多条字线1331至1338(即，1330)可在垂直于第二衬底1310的上表面的方向(z轴方向)上层叠。串选择线和接地选择线可分别布置在多条字线1330上和下方，并且多条字线1330可设置在串选择线和接地选择线之间。
138.在位线接合区域blba中，沟道结构ch可在垂直于第二衬底1310的上表面的方向(z轴方向)上延伸，并且穿过字线1330、串选择线和接地选择线。沟道结构ch可包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触件，并且第二金属层1360c可以是位线。在实施例中，位线1360c可在平行于第二衬底1310的上表面的第一方向(y轴方向)上延伸。
139.如图17所示，设置有沟道结构ch、位线1360c等的区域可被定义为位线接合区域blba。在实施例中，在位线接合区域blba中，位线1360c可电连接到外围电路区域peri中提供页缓冲器1393的电路元件1220c。例如，位线1360c可连接到外围电路区域peri中的上接合金属1371c和1372c。在这种情况下，上接合金属1371c和1372c可连接到与页缓冲器1393的电路元件1220c连接的下接合金属1271c和1272c。另外，单元区域cell的上金属图案1392可连接到外围电路区域peri的下金属图案1252，并且下接合金属1251可连接到下金属图案1252。在字线接合区域wlba中，字线1330可在平行于第二衬底1310的上表面且垂直于第一方向的第二方向(x轴方向)上延伸。在实施例中，字线接合区域wlba可连接到多个单元接触插塞1341至1347(即，1340)。例如，字线1330和单元接触插塞1340可在由在第二方向上延伸不同长度的多条字线1330的至少一部分提供的焊盘中彼此连接。在实施例中，第一金属层1350b和第二金属层1360b可顺序地连接到与字线1330连接的单元接触插塞1340的上部。在实施例中，单元接触插塞1340可通过在字线接合区域wlba中的单元区域cell的上接合金属1371b和1372b和外围电路区域peri的下接合金属1271b和1272b连接到外围电路区域peri。
140.在实施例中，单元接触插塞1340可电连接到外围电路区域peri中形成行解码器1394的电路元件1220b。在实施例中，行解码器1394的电路元件1220b的操作电压可不同于形成页缓冲器1393的电路元件1220c的操作电压。例如，形成页缓冲器1393的电路元件1220c的操作电压可大于形成行解码器1394的电路元件1220b的操作电压。
141.公共源极线接触插塞1380可设置在外部焊盘接合区域pa中。公共源极线接触插塞1380可由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可顺序地层叠在公共源极线接触插塞1380的上部。例如，设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可被定义为外部焊盘接合区域pa。第二金属层1360a可电连接到上金属通孔1371a。上金属通孔1371a可电连接到上金属图案1372a。
142.输入/输出焊盘1205和1305可设置在外部焊盘接合区域pa中。参照图17，覆盖第一衬底1210的下表面的下绝缘层1201可形成在第一衬底1210下方，并且第一输入/输出焊盘1205可形成在下绝缘层1201上。在实施例中，第一输入/输出焊盘1205可通过第一输入/输出接触插塞1203连接到设置在外围电路区域peri中的多个电路元件1220a、1220b和1220c中的至少一个。在实施例中，第一输入/输出焊盘1205可通过下绝缘层1201与第一衬底1210分离。另外，侧绝缘膜可设置在第一输入/输出接触插塞1203和第一衬底1210之间以将第一输入/输出接触插塞1203和第一衬底1210电分离。
143.参照图17，覆盖第二衬底1310的上表面的上绝缘层1301可形成在第二衬底1310上。另外，第二输入/输出焊盘1305可设置在上绝缘层1301上。在实施例中，第二输入/输出焊盘1305可通过第二输入/输出接触插塞1303、下金属图案1272a和下金属过孔件1271a连接到设置在外围电路区域peri中的多个电路元件1220a、1220b和1220c中的至少一个。
144.在实施例中，第二衬底1310、公共源极线1320等可不设置在设置有第二输入/输出接触插塞1303的区域中。另外，第二输入/输出焊盘1305可在第三方向(z轴方向)上不与字线1330交叠。参照图17，第二输入/输出接触插塞1303可在平行于第二衬底1310的上表面的方向上与第二衬底1310分离。另外，第二输入/输出接触插塞1303可穿过单元区域cell以连接到第二输入/输出焊盘1305。在实施例中，第二输入/输出焊盘1305可电连接到电路元件1220a。
145.在实施例中，可选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。例如，存储器装置1000可仅包括设置在第一衬底1210上的第一输入/输出焊盘1205或设置在第二衬底1310上的第二输入/输出焊盘1305。在另一实施例中，非易失性存储器装置1000可包括第一输入/输出焊盘1205和第二输入/输出焊盘1305二者。
146.在分别包括在单元区域cell和外围电路区域peri中的外部焊盘接合区域pa和位线接合区域blba中的每一个中，可提供设置在最上金属层上的金属图案作为虚设图案，或者可不存在最上金属层。
147.在外部焊盘接合区域pa中，非易失性存储器装置1000可包括下金属图案1273a，其与形成在单元区域cell的最上金属层中的上金属图案1372a对应，并且具有与单元区域cell的上金属图案1372a相同的横截面形状，以在外围电路区域peri的最上金属层中彼此连接。在外围电路区域peri中，形成在外围电路区域peri的最上金属层中的下金属图案1273a可不连接到接触件。类似地，在外部焊盘接合区域pa中，与形成在外围电路区域peri的最上金属层中的下金属图案1273a对应并且具有与外围电路区域peri的下金属图案1273a相同的形状的上金属图案1372a可形成在单元区域cell的最上金属层中。
148.在本发明构思的实施例中，包括如图1和图2所示并参照图1至图16不同地描述的ovs电路155的控制逻辑150可设置在图17所示的非易失性存储器装置1000的外围电路区域peri中。
149.根据本发明构思的实施例的存储装置可执行正常感测操作直至发生纠错无法进行(uecc)，并且可在发生uecc之后执行用于读重试的ovs感测操作。在这种情况下，可通过比较多次执行ovs感测操作的结果来确定最终发展时间，以减少由于噪声而引起的ovs判断错误。在实施例中，可比较n个ovs感测操作的结果，当确定值相同的情况次数等于或大于m次时，可确定为主感测操作的发展时间。在实施例中，具有相同状态的ovs感测条件可相同(wl电平、发展时间)。
150.根据本发明构思的实施例的存储装置的读取方法可在发生uecc之前执行正常感测操作，并且可在发生uecc之后执行用于读重试的ovs感测操作。在这种情况下，当通过多次执行ovs感测操作而确定最佳读电平时，ovs感测操作可结束，以减少由于噪声而引起的ovs判断错误。
151.在实施例中，在ovs感测操作之前，作为ovs感测操作的结果选择的读电平可再次执行。当确定为不是最佳读电平时，可再次重复上述处理。在实施例中，ovs感测操作可执行至少两次或更多次并且至多n次。
152.在根据本发明构思的实施例的非易失性存储器装置中，在发生uecc之前和之后的感测操作和读取时间可彼此不同。在实施例中，可提供噪声检测电路，以在发生uecc之前缩短发展时间以减少读取时间，并且在发生uecc之后延长发展时间。
153.在实施例中，本发明构思的非易失性存储器装置可在发生uecc之前执行一(1)次ovs感测操作，在发生uecc之后执行n次ovs感测操作。另外，本发明构思的非易失性存储器装置可通过多数表决方法针对n次ovs感测操作的检测情况确定ovs检测情况，以减少ovs判断错误。
154.在实施例中，本发明构思的非易失性存储器装置可在发生uecc之前仅使用页缓冲器的一部分执行ovs操作以减少读取时间，并且可在发生uecc之后使用页缓冲器的1/n执行ovs操作n次以对最终ovs结果取平均或应用多数表决方法，以减少ovs判断错误。
155.根据本发明构思的实施例的非易失性存储器装置、具有其的存储装置及其读取方法可执行多ovs感测操作以在噪声情况下改进数据的可靠性。
156.尽管上面示出和描述了示例实施例，但是对于本领域技术人员而言应该显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可进行修改和变化。