集成电路存储器中的读取尖峰减轻
1.相关申请案
2.本技术案主张2019年10月22日申请且标题为“集成电路存储器中的读取尖峰减轻(read spike mitigation in integrated circuit memory)”的第16/660,569号美国专利申请案的优先权，所述申请案的全部公开以引用的方式并入本文中。
技术领域
3.本文中所公开的至少一些实施例大体上涉及用于将电压施加到存储器单元的电压驱动器且更特定来说但不限于，用以在读取操作期间减少存储器单元中的读取干扰的电压驱动器的操作。
背景技术：
4.存储器集成电路可具有形成在半导体材料的集成电路裸片上的一或多个存储器单元阵列。存储器单元是可个别地使用或操作以存储数据的最小存储器单位。一般来说，存储器单元可存储一或多个位的数据。
5.已针对存储器集成电路开发不同类型的存储器单元，例如随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、静态随机存取存储器(sram)、同步动态随机存取存储器(sdram)、相变存储器(pcm)、磁随机存取存储器(mram)、或非(nor)快闪存储器、电可擦可编程只读存储器(eeprom)、快闪存储器等。
6.一些集成电路存储器单元是易失性的且需要电力来维持存储在所述单元中的数据。易失性存储器的实例包含动态随机存取存储器(dram)及静态随机存取存储器(sram)。
7.一些集成电路存储器单元是非易失性的且即使在未被供电时仍可保留经存储数据。非易失性存储器的实例包含快闪存储器、只读存储器(rom)、可编程只读存储器(prom)、可擦除可编程只读存储器(eprom)及电可擦除可编程只读存储器(eeprom)存储器等。快闪存储器包含与非(nand)型快闪存储器或或非(nor)型快闪存储器。nand存储器单元基于nand逻辑门；且nor存储器单元基于nor逻辑门。
8.交叉点存储器(例如，3d xpoint存储器)使用非易失性存储器单元阵列。交叉点存储器中的存储器单元是无晶体管的。此类存储器单元中的每一者可具有作为列一起堆叠在集成电路中的相变存储器装置及选择装置。此类列的存储器单元经由在彼此垂直的方向上延伸的导线的两个层连接在集成电路中。两个层中的一者在存储器单元上方；而另一层在存储器元件列下方。因此，可在两个层中的每一者上的一个导线的交叉点处个别地选择每一存储器单元。交叉点存储器装置是快速及非易失性的且可用作用于处理及存储的统一存储器集区。
9.非易失性集成电路存储器单元可经编程以通过在编程/写入操作期间将一个电压或电压模式施加到所述存储器单元来存储数据。编程/写入操作将所述存储器单元设置在对应于所述数据经编程/存储到所述存储器单元中的状态。通过检查所述存储器单元的状态，可在读取操作中检索存储在所述存储器单元中的数据。读取操作通过施加电压来确定
所述存储器单元的状态且确定所述存储器单元是否在对应于预定义状态的电压下变为导通。
10.经施加以读取集成电路中的存储器单元的(若干)电压可干扰集成电路中的存储器单元及/或附近存储器单元的状态。读取干扰效应可致使从附近存储器单元检索数据时出错。
附图说明
11.在附图中以实例而非限制的方式说明实施例，在附图中类似参考指示类似元件。
12.图1展示根据一些实施例的使来自存储器单元的一侧的电压的斜升延迟以减少读取干扰的技术。
13.图2-4说明根据一个实施例的与使来自存储器单元的一侧的电压的斜升延迟相关联的电压及电流波形的效应。
14.图5展示根据一个实施例的配置有驱动器以实施用于减少读取干扰的电压操作的存储器装置。
15.图6展示根据一个实施例的具有经配置以实施电压操作以减少干扰的位线驱动器及字线驱动器的存储器单元。
16.图7展示根据一个实施例的用以将读取电压施加在存储器单元上的方法。
具体实施方式
17.本文中所公开的至少一些实施例提供用以减少非易失性集成电路存储器中的读取干扰的系统、方法及设备。
18.在一些实施方案中，交叉点存储器可使用具有选择装置但不具有相变存储器装置的存储器单元。例如，存储器单元可为具有可变阈值能力的单片合金。此单元的读取/写入操作可基于对所述单元进行阈值化，同时以与对具有作为列堆叠在一起的选择装置及相变存储器装置的存储器单元的读取/写入操作类似的方式抑制处于亚阈值偏压的其它单元。
19.具有选择装置但不具有相变存储器装置的此存储器单元可在交叉点存储器中进行编程以具有阈值电压窗口。可通过将具有相反极性的编程脉冲施加到选择装置来创建阈值电压窗口。例如，可加偏压于选择装置以在选择装置的两侧之间具有正电压差，或在选择装置的相同两侧之间具有负电压差。当正电压差被视为处于正极性时，负电压差被视为处于与正极性相反的负极性。可利用给定/固定极性执行读取。当被编程时，存储器单元具有低于已经复位的单元的阈值使得在读取操作期间，读取电压可致使经编程单元变为导通，而复位单元保持非导通。
20.在用以确定复位单元是否导通的时间段内施加在所述单元上的电压应力可减小复位单元的电压阈值。当在多个读取操作之后充分减小电压阈值时，所述单元可在读取操作期间变为导通，这可导致对所述单元的状态的错误读取。
21.为了减少由电压应力致使的读取干扰，施加在存储器单元的一侧上的电压的斜升可在施加在存储器的另一侧上的电压的斜升之后延迟一段时间。例如，在斜升施加在字线上的电压之前，位线的电压驱动器可斜升施加在位线上的电压。接着，位线的电压驱动器保持位线上的电压，而字线的电压驱动器斜升字线上的电压以供选择。字线上的电压的斜升
及存储器单元的两侧上的电压的循序斜升的延迟可减小电压应力及因此读取干扰。
22.图1展示根据一些实施例的使来自存储器单元的一侧的电压的斜升延迟以减少读取干扰的技术。
23.两个电压驱动器可经配置在交叉点存储器中以分别将电压施加到存储器单元的两侧。例如，正电压驱动器可将正电压施加到存储器单元的一侧；而负电压驱动器可将负电压施加到存储器单元的另一侧。
24.当接通正及负电压驱动器两者以将正及负电压施加到存储器单元的两侧时，对存储器单元进行寻址。当正及负电压驱动器中的至少一者不斜升其电压时，不对存储器单元进行寻址以供读取。
25.图1说明其中在时间t1(101)接通正电压驱动器之后在时间t2(103)接通负电压驱动器，使得不同时接通负电压驱动器及正电压驱动器的配置。t1(101)与t2(103)之间的延迟允许在读取存储器单元的状态的操作期间减小施加在存储器单元上的电压应力。
26.在图1中，当在t2(103)之后接通正及负电压驱动器两者时，可激活电流传感器以确定存储器单元在t3(105)与t4(107)之间的时间段期间是否导通。存储器单元是否导通揭示存储器单元的状态。
27.图2-4说明根据一个实施例的与使来自存储器单元的一侧的电压的斜升延迟相关联的电压及电流波形的效应。
28.在图2中，正电压驱动器在时间t1(101)开始根据波形(117)从预定电压(例如，1v)提高正电压。在一段时间之后，负电压驱动器在时间t2(103)开始根据波形(119)提高负电压。波形(117及119)说明其中存储器单元具有高阈值电压且因此在正及负电压驱动器两者活动以提高电压量值之后保持非导通的案例。
29.在另一案例中，正电压驱动器在时间t1(101)开始根据波形(113)从另一预定电压(例如，0v)提高正电压。
30.在一段时间之后(例如，接近时间t2)，波形(113)达到与从较高初始电压(例如，1v)开始的波形(117)的那个电平类似的电平。负电压驱动器在时间t2(103)开始根据波形(115)提高负电压。波形(113及115)说明其中存储器单元具有低阈值电压且在正及负电压驱动器两者活动以提高电压量值之后在时间ts(109)变为导通的案例。波形(111)说明流过存储器单元的电流。流过存储器单元的电流减小由正及负电压驱动器驱动的电压(113及115)。
31.相反，图3说明其中正及负电压驱动器在时间t1(101)开始同时斜升正及负电压的电压及电流的波形。针对其中存储器单元具有高阈值电压且因此在正及负电压驱动器两者活动以提高电压量值之后保持非导通的案例，图3中的波形(118及120)对应于图2中的波形(117及119)。
32.针对其中存储器单元具有低阈值电压且在正及负电压驱动器两者活动以提高电压量值之后在时间ts(109)变为导通的案例，图3的波形(114及116)对应于图2的波形(113及115)。波形(112)说明流过存储器单元的电流，所述波形与流过存储器单元的电流的波形(111)类似。流过存储器单元的电流减小由正及负电压驱动器驱动的电压(114及116)。
33.图4展示负电压的经延迟斜升的波形(111、113、115、117及119)与正及负电压两者的同时斜升的对应波形(112、114、116、118及120)之间的比较。
34.尽管波形(111、113、115、117及119)及对应波形(112、114、116、118及120)在一段时间之后基本上相同，但在电压的斜升的时间段期间及在其中低阈值电压的存储器单元变为导通的时间段内存在显著波形差异。针对具有高电压阈值的存储器单元，正电压曲线(117及118)基本上相同，而经延迟斜升的负电压曲线(119)具有小于没有斜升延迟的负电压曲线(120)的电压应力。
35.实验表明，使负电压的斜升延迟直到正电压的斜升之后可减小电压应力中的读取尖峰且因此减少读取干扰。
36.图5展示根据一个实施例的配置有驱动器以实施用于减少读取干扰的电压操作的存储器装置。
37.在图5中，存储器装置包含存储器单元(例如，149)的阵列(133)。例如，阵列(133)中的典型存储器单元(例如，149)可具有选择装置而不具有相变存储器装置；存储器单元(149)可编程以经由施加具有相反极性的脉冲来存储数据；且在用以读取存储器单元(149)的操作期间，将预定、固定极性的电压施加在存储器单元(149)上。
38.图5的存储器装置包含操作位线驱动器(137)及字线驱动器(135)以存取阵列(133)中的个别存储器单元(例如，149)的控制器(131)。
39.位线驱动器(137)及/或字线驱动器(135)可包含斜升其施加到存储器单元(例如，149)的电压时的经延迟操作。
40.例如，可经由由一对位线驱动器及字线驱动器驱动的电压存取阵列(133)中的每一存储器单元(例如，149)，如图6中所说明。
41.图6展示根据一个实施例的具有经配置以实施电压操作以减少干扰的位线驱动器(147)及字线驱动器(145)的存储器单元(149)。
42.例如，位线驱动器(147)驱动在位线导线(141)上施加到阵列(133)中的存储器单元的行的第一电压；而字线驱动器(145)驱动在字线导线(143)上施加到阵列(133)中的存储器单元的列的第二电压。存储器单元阵列(133)的行及列中的存储器单元(149)经受由位线驱动器(147)驱动的第一电压与由字线驱动器(145)驱动的第二电压之间的电压差。当第一电压高于第二电压时，存储器单元(149)经受一个电压极性(例如，正极性)；而当第一电压低于第二电压时，存储器单元(149)经受相反电压极性(例如，负极性)。
43.位线驱动器(147)及字线驱动器(145)中的一者可包含相对于另一者的经延迟斜升操作以减少读取干扰。例如，位线驱动器(147)可使斜升其电压延迟直到字线驱动器(145)已斜升其电压之后。替代地，字线驱动器(145)可在位线驱动器(147)已斜升其电压之后使斜升其电压延迟。
44.在读取操作期间，位线驱动器(147)及字线驱动器(145)两者可通过相反符号驱动增加的量值的电压。
45.例如，在正极性的操作中，位线驱动器(147)可经配置以驱动具有增加的量值的正电压以读取存储器单元(149)；而字线驱动器(145)可经配置以驱动具有增加的量值的负电压以读取存储器单元(149)。由位线驱动器(147)驱动的电压与由字线驱动器(145)驱动的电压之间的差对应于施加在存储器单元(149)上的电压。字线驱动器(145)可使斜升其电压延迟直到位线驱动器(147)已斜升其电压之后以减少读取干扰。
46.例如，在负极性的操作中，位线驱动器(147)可经配置以驱动具有增加的量值的负
电压以读取存储器单元(149)；而字线驱动器(145)可经配置以驱动具有增加的量值的正电压以读取存储器单元(149)。由位线驱动器(147)驱动的电压与由字线驱动器(145)驱动的电压之间的差对应于施加在存储器单元(149)上的电压。位线驱动器(147)可使斜升其电压延迟直到字线驱动器(145)已斜升其电压之后以减少读取干扰。
47.当位线驱动器(147)、字线驱动器(145)或两者不斜升它们的电压时，不对存储器单元(149)进行寻址以用于读取其状态。
48.位线驱动器(137)可用以驱动布置在一个方向上且安置在交叉点存储器的一个层中的平行导线(例如，141)；而字线驱动器(135)可用以驱动布置在另一方向上且安置在交叉点存储器的另一层中的平行导线(例如，143)。连接到位线驱动器(例如，147)的导线(例如，141)及连接到字线驱动器(例如，145)的导线(例如，143)沿正交方向在两个层中延伸。存储器单元阵列(133)经夹置在导线的两个层之间；且阵列(133)中的存储器单元(例如，149)经形成在交叉点存储器的集成电路裸片中的两个导线(例如，141及143)的交叉点处。
49.图7展示根据一个实施例的用以将读取电压施加在存储器单元上的方法。例如，图7的方法可在图5的存储器装置中实施，其中斜升存储器单元的一侧上的电压的经延迟操作是以如图1-4中所说明的方式。
50.在框161处，集成电路存储器装置将存储器单元(149)连接在第一导线(141)与第二导线(143)之间。
51.在框163处，集成电路存储器装置将第一电压驱动器(147)连接到第一导线(141)。
52.在框165处，集成电路存储器装置将第二电压驱动器(145)连接到第二导线(143)。
53.例如，集成电路存储器装置可包含含有存储器单元(149)的交叉点存储器。存储器单元(149)可包含选择装置但不包含相变存储器装置；且存储器单元(149)可编程以经由施加具有相反极性的脉冲来存储数据。在用以读取存储器单元(149)的操作期间，第一及第二电压驱动器(147及145)根据预定、固定极性来驱动第一及第二导线(141及143)上的电压。
54.例如，第一导线(141)及第二导线(143)在集成电路裸片的两个层中沿垂直方向延伸；且存储器单元(149)作为第一导线(141)及第二导线(143)交叉点处的两个层之间的列形成在集成电路裸片中。
55.在框167处，第一电压驱动器(147)斜升施加在第一导线(141)上的电压(113或117)。
56.在框169处，在第一电压驱动器(147)开始斜升施加在第一导线(143)上的电压(113或117)之后，第二电压驱动器(145)开始斜升施加在第二导线(143)上的电压(115或119)。
57.例如，第二电压驱动器(145)在时间t2(103)使斜升施加在第二导线(143)上的电压(115或119)延迟，直到第一电压驱动器已将施加在第一导线(141)上的电压(113或117)斜升(及保持)到高于预定电压(例如，1.5v或2v)之后。
58.例如，第二电压驱动器(145)可将其电压斜升操作延迟到时间t2(103)，使得第一电压驱动器(147)在时间t1(101)开始斜升第一导线(141)上的电压与第二电压驱动器(145)在时间t2(103)开始斜升第二导线(143)上的电压之间的时间差达到预定时间间隔t2-t1。
59.例如，在第一电压驱动器(147)完成其电压斜升操作之后，第二电压驱动器(145)
可将其电压斜升操作延迟到时间t2(103)，使得施加在第一导线(141)上的电压(113及117)基本上稳定，如图2中波形(113及117)接近时间t2(103)的段中所说明。
60.例如，第一电压(113及117)及第二电压(115及119)中的一者为正；而另一者为负。在斜升操作期间，第一及第二电压的量值增加；且跨第一及第二导线(141及143)施加在存储器单元(149)上的电压差也增加。
61.本公开包含执行上文所描述方法的方法及设备，包含执行这些方法的数据处理系统，及含有当在数据处理系统上实行时致使所述系统执行这些方法的指令的计算机可读媒体。
62.图5的存储器装置可用于数据处理系统中。
63.典型数据处理系统可包含将(若干)微处理器及存储器互连的互连件(例如，总线及系统核心逻辑)。微处理器通常经耦合到高速缓存存储器。
64.互连件将(若干)微处理器及存储器互连在一起且还经由(若干)输入/输出(i/o)控制器将它们互连到(若干)i/o装置。i/o装置可包含显示装置及/或外围装置，例如鼠标、键盘、调制解调器、网络接口、打印机、扫描仪、摄像机及所属领域中已知的其它装置。在一个实施例中，当数据处理系统是服务器系统时，一些i/o装置，例如打印机、扫描仪、鼠标及/或键盘是任选的。
65.互连件可包含通过各种网桥、控制器及/或适配器彼此连接的一或多个总线。在一个实施例中，i/o控制器包含用于控制usb外围装置的usb(通用串行总线)适配器，及/或用于控制ieee-1394外围装置的ieee-1394总线适配器。
66.所述存储器可包含以下一或多者：rom(只读存储器)、易失性ram(随机存取存储器)及非易失性存储器，例如硬盘驱动器、快闪存储器等。
67.易失性ram通常被实施为动态ram(dram)，其需要持续供电以便刷新或维持所述存储器中的数据。非易失性存储器通常是磁性硬盘驱动器、磁性光学驱动器、光学驱动器(例如，dvd ram)或即使在从所述系统移除电力之后仍维持数据的其它类型的存储器系统。非易失性存储器也可为随机存取存储器。
68.非易失性存储器可为直接耦合到数据处理系统中的其余组件的本地装置。也可使用远离所述系统的非易失性存储器，例如通过例如调制解调器或以太网接口的网络接口耦合到数据处理系统的网络存储装置。
69.在本公开中，一些功能及操作被描述为由软件代码执行或致使以简化描述。然而，此类表述也用以指定所述功能因处理器，例如微处理器实行代码/指令而产生。
70.替代地或组合地，如本文所描述的功能及操作可使用具有或不具有软件指令的专用电路系统，例如使用专用集成电路(asic)或现场可编程门阵列(fpga)来实施。实施例可使用不具有软件指令的硬接线电路系统或组合软件指令来实施。因此，所述技术既不限于硬件电路系统及软件的任何特定组合，也不限于由数据处理系统实行的指令的任何特定源。
71.虽然一个实施例可在功能齐全的计算机及计算机系统中实施，但各个实施例能够作为计算产品以多种形式分发，且能够不管用以实际上影响分发的特定类型的机器或计算机可读媒体而应用。
72.至少一些所公开方面可至少部分地体现在软件中。即，所述技术可响应于其处理
器，例如微处理器执行存储器(例如rom、易失性ram、非易失性存储器、高速缓存或远程存储装置)中所含有的指令序列而在计算机系统或其它数据处理系统中实行。
73.经实行以实施所述实施例的例程可被实施为操作系统或被称为“计算机程序”的指令的特定应用程序、组件、程序、对象、模块或序列的部分。计算机程序通常包含在不同时间设置在计算机中的各种存储器及存储装置中，且当由计算机中的一或多个处理器读取及实行时致使计算机执行实行涉及各个方面的元件所必需的操作的一或多个指令。
74.机器可读媒体可用以存储当由数据处理系统实行时致使所述系统执行各种方法的软件及数据。可实行软件及数据可经存储在各种位置中，包含例如rom、易失性ram、非易失性存储器及/或高速缓存。这个软件及/或数据的部分可经存储在这些存储装置中的任一者中。此外，可从集中式服务器或对等网络获得数据及指令。可在不同时间及在不同通信会话中或在相同通信会话中从不同集中式服务器及/或对等网络获得数据及指令的不同部分。可在实行所述应用程序之前完整地获得数据及指令。替代地，可在需要实行时及时动态地获得数据及指令的部分。因此，不要求数据及指令在特定时间例子全部位于机器可读媒体上。
75.计算机可读媒体的实例包含但不限于非暂时性、可记录及不可记录型媒体，例如易失性及非易失性存储器装置、只读存储器(rom)、随机存取存储器(ram)、快闪存储器装置、软盘及其它可换磁盘、磁盘存储媒体、光学存储媒体(例如，光盘只读存储器(cd rom)、数字多功能光盘(dvd)等)等等。计算机可读媒体可存储指令。
76.指令还可经体现在数字及模拟通信链路中以用于电、光学、声学或其它形式的传播信号，例如载波、红外线信号、数字信号等。然而，传播信号，例如载波、红外线信号、数字信号等不是有形机器可读媒体且未经配置以存储指令。
77.一般来说，机器可读媒体包含以机器(例如，计算机、网络装置、个人数字助理、制造工具、具有一组一或多个处理器的任何装置等)可存取的形式提供(即，存储及/或传输)信息的任何机构。
78.在各个实施例中，硬连线电路系统可组合软件指令使用以实施所述技术。因此，所述技术既不限于硬件电路系统及软件的任何特定组合，也不限于由数据处理系统实行的指令的任何特定源。
79.以上描述及附图是说明性的且不应被解释为限制性。描述众多特定细节以提供透彻理解。然而，在某些例子中，未描述众所周知的或常规细节以便避免混淆所述描述。本公开中对一个或一实施例的引用不一定引用相同实施例；且此类引用意味至少一个。
80.在前述说明书中，本公开已参考其特定实例性实施例进行描述。将显而易见的是，可在不背离如所附权利要求书中所阐述的更广泛精神及范围的情况下对本公开进行各种修改。因此，说明书及附图应被视为说明性意义而不是限制性意义。