1.本发明涉及集成电路制造及半导体技术领域，具体而言涉及一种避免短路的芯片间导电桥结构。
背景技术：
2.芯片也可以将多个不同功能的逻辑元件、模拟元件、有源元件，以及无源元件、微机电系统(mems)、光学元件等其他元件，组合到一个单元中，形成一个可提供多种功能的系统或子系统，不同ic集成，可以实现更复杂的系统，使相同功能下的芯片尺寸更小，设计周期、市场周期更短，成本较低。
3.晶圆级系统芯片封装是在所述衬底上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
4.目前常用的芯片电学性能测试方法有点测（chip probing，cp）或者针测（probe test），为了提高点测效率，降低单片晶圆的点测时间，通过会在形成芯片的过程中一道在两个或多个芯片之间的划片道（或称切割道）中形成呈凸台状的导电桥，该导电桥能将两个或多个芯片电性连接起来，由此可以在点测时使得两个或多个芯片一起测试。
5.然而，由于对导电桥上部的一些膜层（包括介质层、导电层等）进行光刻和刻蚀时，由于导电桥下部的膜层已形成顶面平坦的层面结构，且该层面结构的顶面已经相对周围的划片道衬底的上表面凸起，涂覆的光刻胶在该层面结构的顶面上方容易被甩出而难以停留，且显影后容易出现层面结构顶面上方的光刻胶缺失或者形貌不佳，例如本应停留在层面结构顶面上的光刻胶搭在了层面结构的侧壁上造成显影后光刻胶变形的问题，而层面结构顶面上方的光刻胶缺失容易造成最终形成导电桥中的导电层在某些位置断开，进而产生导电桥断路的问题，光刻胶形貌不佳容易造成层面结构中的导电层短接，进而造成导电桥短路的问题，造成芯片测试的误判现象，影响测试结果准确性且不利于测试效率的进一步提高。
技术实现要素：
6.本发明的目的在于针对现有制造芯片间导电桥出现短路或断路的缺陷和不足，提供一种结构简单，设计合理、采用设置层面结构开口的方式，使光刻胶被涂抹时不被甩出，确保层面结构顶面上的光刻胶以合适的厚度、宽度以及较佳的形貌被有效保留下来，进而达到所需的导电桥形貌和宽度，性能可靠，避免形成的导电桥出现短路和断路的情况，进而减少芯片测试的误判现象。
7.为实现上述目的，本发明采用的技术方案是：一种避免短路的芯片间导电桥结构，包括有第一芯片区、衬底、第一介质层、第一导电层、第二介质层、第二导电层、第一焊盘、第二焊盘、第三介质层、第二芯片区、划片道、开口、曲面，以及层面结构。
8.进一步地，所述衬底具有多个芯片区，相邻芯片区之间设有划片道。
9.进一步地，所述划片道中形成有顶面相对所述衬底的上表面凸起的层面结构。
10.进一步地，所述层面结构的顶面的至少一个位置处形成有开口。
11.进一步地，开口可以设置为第二介质层上的第一开口、第二导电层上的第二开口，以及第三介质层上的第三开口中的其中至少一个。
12.进一步地，开口的下面设置有曲面，下面可以为除顶面外的所有面包括如侧面、底面、侧底面等至少一面。
13.进一步地，所述曲面设置为至少包含一对相邻两条边为非直角的面，优选地，所述曲面为含有圆角的面。
14.进一步地，开口设置有至少一个沟槽，沟槽设置有曲面。
15.进一步地，在沿所述层面结构的顶面的长度方向上，沟槽仅位于所述划片道内或者延伸到所述划片道两侧的芯片区中，在沿所述层面结构的顶面的宽度方向上，沟槽的宽度小于所述层面结构的顶面的宽度。
16.进一步地，所述层面结构的顶面的高度大于顶面的宽度。
17.进一步地，所述芯片为微机电系统mems芯片，所述层面结构包括依次堆叠的第一介质层、第一导电层、第二介质层、第二导电层、和第三介质层等至少两层以上的层叠组合。
18.进一步地，待刻蚀层包括导电的第二导电层。
19.进一步地，所述第一芯片区设置有电性接触的第一焊盘，所述第一焊盘的数量设置为一个或多个。
20.进一步地，所述第二芯片区设置有电性接触的第二焊盘，所述第二焊盘数量设置为一个或多个。
21.进一步地，导电桥形成在所述衬底的相邻芯片区之间的划片道中，且导电桥包括：
22.层面结构，所述层面结构的顶面相对所述衬底的上表面凸起，且所述层面结构的顶面设置有开口，开口下面设置有至少一个曲面；
23.待刻蚀层，待刻蚀层随形覆盖在所述层面结构的顶面上，且在开口处顶面下凹。
24.进一步地，所述层面结构和待刻蚀层中的至少一层为导电层，以电性连接所述划片道周围的多个芯片区中的芯片。
25.进一步地，介质层设置为第一介质层、第二介质层、以及第三介质层的至少一个。
26.进一步地，导电层设置为第一导电层、第二导电层的至少一个。
27.进一步地，介质层设置有碳氟化合物、碳氮化硅、氧化硅、氮化硅、氮氧化硅、掺杂的多晶硅、金属，或者金属多晶硅复合结构等中的至少一种。
28.进一步地，所述多晶硅设置为包括掺杂有磷、砷等n型离子或者掺杂有硼、铟等p型离子的至少一种离子，所述金属为铜、铝、钛等至少一种，所述金属多晶硅复合结构为金属和多晶硅堆叠而成的复合结构。
29.本发明的基本工作原理：提供一具有多个芯片区的衬底，相邻芯片区之间设有划片道，所述划片道中形成有顶面相对所述衬底的上表面凸起的层面结构,所述层面结构中的至少一层中具有通过刻蚀形成的开口，开口的下面设置有曲面，所述曲面为至少包含一对相邻两条边为非直角的面，优选地，所述曲面设置包含有圆角的面，所述层面结构及其两侧的划片道上依次覆盖待刻蚀层和光刻胶层，光刻胶层随形覆盖在待刻蚀层的开口处底部,图案化光刻胶层，图案化后的光刻胶层保留有底部下凹的部分,以图案化后的光刻胶层为掩膜，刻蚀待刻蚀层，以形成导电桥，导电桥通过导电层与周围的至少两个所述芯片区中
形成的芯片电性相连。
30.采用上述芯片封装方法后，本发明有益效果为：
31.1.可以在桥接区域中的待刻蚀层和层面结构中的至少一层中刻蚀形成开口，开口下方侧底面设置为曲面，开口结构更有利于使得其中的光刻胶不被甩出，在光刻胶涂覆和显影时，该开口结构可以确保层面结构顶面上的光刻胶以合适的厚度、宽度以及较佳的形貌被有效保留下来，进而在以该光刻胶层为掩膜刻蚀待刻蚀层而形成导电桥时，光刻胶可以有效保护层面结构及其顶面上的待刻蚀层，进而达到所需的导电桥形貌和宽度，性能可靠；
32.2.开口下面设置有曲面，结构简单，成本低，方便机械涂抹，使光刻胶被涂抹时更均匀，从而比传统的工艺质量更好；
33.3.避免形成导电桥出现短路或断路的情况；
34.4.减少芯片测试的误判现象，提高测试效率。
附图说明
35.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
36.图1是现一种芯片间的导电桥及其连接芯片的剖视结构示意图。
37.图2是沿图1中的i线的剖面结构示意图。
38.图3是沿图1中的ii线的剖面结构示意图。
39.图4是沿图a的放大示意图。
40.图5至图14是本发明一实施例的芯片间的导电桥的结构及制造方法的剖视结构示意图。
41.图15是本发明一实施例的芯片间导电桥的制造方法流程图。
42.附图标记说明：
43.第一芯片区1，衬底10，第一介质层11，第一导电层12，第二介质层13、第二导电层14，第一焊盘15，第三介质层16，第二芯片区2，第二焊盘21，划片道3，第一开口31，曲面311，第二开口32，第三开口33，层面结构4。
具体实施方式
44.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解，然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。
45.在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述，应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例，相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
46.在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图
标记表示相同的元件。
47.需要说明，若本发明实施例中有方向性指示(诸如上、下、左、右、前、后......)，则其仅用于解释在某一特定姿态下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
48.应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制，这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分，因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
49.空间关系术语例如在...下、在...下面、下面的、在...之下、底面、侧面、侧底面、在...之上、上面的等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。
50.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制，在此使用时，单数形式的一、一个和所述/该也意图包括复数形式，除非上下文清楚指出另外的方式，还应明白术语组成和/或包括，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
51.下面结合附图对本发明作进一步的说明。
52.参看如图1-图4所示，本具体实施方式采用的技术方案是：一种避免短路的芯片间导电桥结构，包括有第一芯片区（1）、衬底（10）、第一介质层（11）、第一导电层（12）、第二介质层（13）、第二导电层（14）、第一焊盘（15）、第三介质层（16）、第二芯片区（2）、第二焊盘（21）、划片道（3）、第一开口（31）、曲面（311）、第二开口（32）、第三开口（33），以及层面结构（4）。
53.进一步地，所述衬底（10）具有多个芯片区，相邻芯片区之间设有划片道（3）。
54.进一步地，所述划片道（3）中形成有顶面相对所述衬底（10）的上表面凸起的层面结构（4）。
55.进一步地，所述层面结构（4）的顶面的至少一个位置处形成有开口。
56.进一步地，开口可以设置为第二介质层（13）上的第一开口（31）、第二导电层（14）上的第二开口（32），以及第三介质层（16）上的第三开口（33）中的其中至少一个。
57.进一步地，开口的下面设置有曲面（311），所述下面可以为除顶面外的所有面包括如侧面、底面、侧底面等至少一面。
58.进一步地，所述曲面（311）设置为至少包含一对相邻两条边为非直角的面，优选地，所述曲面（311）为含有圆角的面。
59.进一步地，开口设置有至少一个沟槽，沟槽设置有曲面（311）。
60.进一步地，在沿所述层面结构（4）的顶面的长度方向上，沟槽仅位于所述划片道内或者延伸到所述划片道两侧的芯片区中，在沿所述层面结构（4）的顶面的宽度方向上，沟槽的宽度小于所述层面结构（4）的顶面的宽度。
61.进一步地，所述层面结构（4）的顶面的高度大于顶面的宽度w。
62.进一步地，所述芯片为微机电系统mems芯片，所述层面结构（4）包括依次堆叠的第一介质层（11）、第一导电层（12）、第二介质层（13）、第二导电层（14）、和第三介质层（16）等
至少两层以上的层叠组合结构。
63.进一步地，待刻蚀层包括导电的第二导电层（14）。
64.进一步地，所述第一芯片区（1）设置有电性接触的第一焊盘（15），所述第一焊盘（15）的数量设置为一个或多个。
65.进一步地，所述第二芯片区（2）设置有电性接触的第二焊盘（21），所述第二焊盘（21）的数量设置为一个或多个。
66.进一步地，导电桥形成在所述衬底（10）的相邻芯片区之间的划片道（3）中，且导电桥包括：
67.层面结构（4），所述层面结构（4）的顶面相对所述衬底（10）的上表面凸起，且所述层面结构（4）的顶面设置有开口，开口下面设置有至少一个曲面（311）；
68.待刻蚀层，待刻蚀层随形覆盖在所述层面结构（4）的顶面上，且在开口处顶面下凹。
69.进一步地，所述层面结构（4）和待刻蚀层中的至少一层为导电层，以电性连接所述划片道（3）周围的多个芯片区中的芯片。
70.进一步地，介质层设置为第一介质层（11）、第二介质层（13）、以及第三介质层（16）中的至少一个。
71.进一步地，导电层设置为第一导电层（12）、第二导电层（14）中的至少一个。
72.进一步地，介质层设置有碳氟化合物、碳氮化硅、氧化硅、氮化硅、氮氧化硅、掺杂的多晶硅、金属，或者金属多晶硅复合结构等中的至少一种。
73.进一步地，所述多晶硅设置为包括掺杂有磷、砷等n型离子或者掺杂有硼、铟等p型离子的至少一种离子，所述金属为铜、铝、钛等至少一种，所述金属多晶硅复合结构为金属和多晶硅堆叠而成的复合结构。
74.基于上述的一种芯片间导电桥结构，其先在层面结构（4）的顶面的至少一个位置处形成开口，开口下面设置有曲面（311），优选地，所述曲面（311）设置包含有圆角的曲面（如图4所示），以使得待刻蚀层和光刻胶层能够在所示开口处随形覆盖而形成底部下凹，通过该开口的阻挡作用确保层面结构（4）顶面上的大部分光刻胶不被甩出，以均匀有效停留在开口内，进而保证光刻后剩余的光刻胶在层面结构（4）顶面上方的厚度、宽度和形貌均符合要求，在后续以光刻胶层为掩膜刻蚀待刻蚀层时可以有效保护层面结构（4）及其顶面上的待刻蚀层，达到导电桥所需的形貌，避免导电桥短路和断路的情况，进而提高芯片的制造良率和测试的准确性。
75.具体地，请参考图15，本发明提供一种避免短路的芯片间导电桥结构，包括：
76.s1，提供一具有多个芯片区的所述衬底（10），相邻芯片区之间设有划片道（3），所述划片道（3）中形成有顶面相对所述衬底（10）的上表面凸起的层面结构（4）,所述层面结构（4）中的至少一层中具有通过刻蚀形成的开口，开口的下面设置有曲面（311），所述曲面（311）为至少包含一对相邻两条边为非直角的面，优选地，所述曲面（311）设置为包括圆角的面；
77.s2，所述层面结构（4）及其两侧的划片道（3）上依次覆盖待刻蚀层和光刻胶层，光刻胶层随形覆盖在待刻蚀层的开口处底部；
78.s3，图案化光刻胶层，图案化后的光刻胶层保留有底部下凹的部分；
79.s4，以图案化后的光刻胶层为掩膜，刻蚀待刻蚀层，以形成导电桥，导电桥通过导电层与周围的至少两个所述芯片区中形成的芯片电性相连。
80.本实施例的芯片间的导电桥的制造方法，适用于需要通过导电桥将至少两个芯片电性连接和导通，以对导电桥所连接的这些芯片一起进行点测的任意合适的半导体器件芯片及其连接的导电桥的制造。
81.下面以mems传感器芯片间的导电桥的制造过程作为示例，并结合图1至图14来详细说明本实施例的芯片间的导电桥的制造方法，其中，图1是执行本实施例的芯片间的导电桥制造方法的器件结构剖视示意图，图5是是执行本实施例的芯片间的导电桥制造方法的步骤s1后且沿图1中的i线的剖面结构示意图，图6是是执行本实施例的芯片间的导电桥制造方法的步骤s1后且沿图1中的ii线的剖面结构示意图，图7是执行本实施例的芯片间的导电桥制造方法的步骤s3后且沿图1中的i线的器件剖面结构示意图，图8是执行本实施例的芯片间的导电桥制造方法的步骤s3后且沿图1中的ii线的器件剖面结构示意图，图9是执行本实施例的芯片间的导电桥制造方法的步骤s4后且沿图1中的i线的器件剖面结构示意图，图10是执行本实施例的芯片间的导电桥制造方法的步骤s4后且沿图1中的ii线的器件剖面结构示意图，图2是应用本实施例的芯片间的导电桥制造方法形成mems传感器芯片且沿图1中的i线的器件剖面结构示意图，图3是应用本实施例的芯片间的导电桥制造方法形成mems传感器芯片且沿图1中的ii线的器件剖面结构示意图，图4为图2的a处放大图。
82.请参考图1、图5至图6，在步骤s1中，提供一所述衬底10，该衬底10可以为本领域技术人员熟知的任意合适的半导体衬底，其材质例如为硅、锗、绝缘衬底上的硅（soi）等。
83.所述衬底10中可以形成有浅沟槽隔离结构，以划分出多个第一芯片区1、第二芯片区2以及位于相邻第一芯片区1、第二芯片区2之间的划片道3，且第一芯片区1、第二芯片区2的所述衬底10中可以形成其它半导体元件，例如晶体管等。在各个所述第一芯片区1和所述第二芯片区2中形成mems传感器芯片所需的膜层，并同步在随这些膜层的沉积和刻蚀形成划片道3中的层面结构4，其具体过程包括：
84.首先，可以在所述衬底10上通过沉积或者热氧化等工艺覆盖第一介质层11，并根据需要对第一介质层11进行光刻和刻蚀，以去除多余的第一介质层11，在第一芯片区1、第二芯片区2和划片道3待形成层面结构4的区域中保留所需要的第一介质层11，此时层面结构4两侧的所述衬底10的表面被第一介质层11暴露出来。
85.第一介质层11的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种，其在第一芯片区1、第二芯片区2中保留下来的部分，是用于制作后续形成的第一导电层12和所述衬底10之间的支撑围墙，从而使得第一芯片区1、第二芯片区2中的第一导电层12对应的位置固定。
86.然后，在第一介质层11及其暴露的所述衬底10的表面上沉积能够导电的第一导电层12，并根据需要对第一导电层12进行光刻和刻蚀，以去除多余的第一导电层12，在第一芯片区1、第二芯片区2和划片道3待形成层面结构4的区域中保留所需要的第一导电层12，此时划片道3中待形成层面结构4的区域两侧的所述衬底10的表面被第一介质层11和第一导电层12暴露出来。
87.第一导电层12的材质可以为磷、砷等n型离子或可以为硼、铟等p型离子掺杂的多晶硅，在本发明的其它实施例中，第一导电层12的材质还可以为铜、铝、钛等金属，或者为金
属和多晶硅堆叠而成的复合结构。
88.接着，在第一介质层11、第一导电层12和被暴露的所述衬底10的表面上沉积第二介质层13，并根据需要对第二介质层13进行光刻和刻蚀，以去除多余的第二介质层13，在第一芯片区1、第一芯片区2和划片道3待形成层面结构4的区域中保留所需要的第二介质层13，此时桥接区域两侧的所述衬底10的表面被第一介质层11、第一导电层12和第二介质层13暴露出来。
89.第二介质层13的材质可以与第一介质层11相同，也可以不同。
90.第二介质层13的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种，其在第一芯片区1、第一芯片区2中保留下来的部分，是用于制作后续形成的第二导电层14和第一导电层12之间的支撑围墙，从而使得第一导电层12或者第二导电层14的位置固定。
91.本实施例中，可以先后两次对划片道3待形成层面结构4的区域中的第二介质层13进行光刻和刻蚀，以去除层面结构4两侧的划片道3中的第二介质层13，以及在层面结构4的第二介质层13中形成第一开口31。
92.作为一种示例，第一开口31为一沟槽，其长度短于划片道3的宽度，宽度小于层面结构4的顶面的宽度w，沟槽的侧底面为导圆角的曲面。
93.由此，在划片道3中形成所需的层面结构4，且层面结构4的顶面相对划片道3的所述衬底10的上表面凸起，层面结构4的顶面中形成有第一开口31，第一开口31的侧底面为导圆角的曲面。
94.请参考图7至图8，在步骤s2中，在第一芯片区1、第二芯片区2和划片道3上沉积导电的第二导电层14并涂覆光刻胶层（未图示），且沉积的第二导电层14作为待刻蚀层，在层面结构4的顶面的第一开口31处随形覆盖且第二导电层14的顶面和底面在第一开口31处均下陷而形成第二开口32，涂覆的光刻胶层在第二开口32处随形覆盖而底部下凹（即光刻胶层在第一开口31处底部下陷），光刻胶层可以填满第二开口32且顶面平坦，也可以填满或不填满第二开口32但顶面在第二开口32处下陷。
95.在光刻胶层旋涂过程中，在第二开口32的阻挡作用下，层面结构4顶面上方的光刻胶不容易被甩出，因此能够被有效地保留下来，且其厚度、宽度以及形貌均符合导电桥的可靠性的要求。
96.请继续参考图7至图8，在步骤s3中，对该光刻胶层进行曝光和显影，以图案化该光刻胶层，图案化后的光刻胶层能够定义出需要在第一芯片区1、第二芯片区2和层面结构4顶面上保留下来的第二导电层14，并暴露出层面结构4的侧壁上的第二导电层14的表面以及层面结构4两侧的划片道3中的第二导电层14的表面。
97.在光刻胶显影过程中，在第二开口32的阻挡作用下，层面结构4顶面上的光刻胶能够被有效地保留下来，且其厚度、宽度以及形貌均符合导电桥的可靠性的要求，由此形成了图案化的光刻胶层。
98.应当注意的是，本步骤中，图案化该光刻胶层在层面结构4顶面上方停留后的宽度实际上比层面结构4顶面的宽度w小。
99.请参考图7至图10，在步骤s4中，以图案化后的光刻胶层（未图示）为掩膜，刻蚀第二导电层14直至暴露出第二介质层13的顶面和/或划片道3中的所述衬底10的上表面，从而形成mems传感器的背板。
100.由此，在划片道3中形成导电桥，该导电桥包括层面结构4以及堆叠在层面结构4的顶面上的第二导电层14，导电桥中的第二导电层14还与第一芯片区1、第一芯片区2中的第二导电层14保持连接，由此使得导电桥通过其第二导电层14与第一芯片区1、第一芯片区2中形成的mems传感器芯片的电性连接。
101.之后，请参考图11至图14，本实施例的芯片间的导电桥的制造方法，还包括：
102.首先，去除光刻胶层（未图示），并在第二导电层14及其暴露出的所述衬底10等膜层的表面上沉积第三介质层16，并再次涂覆光刻胶层，此时第三介质层16作为待刻蚀层，且因在第二导电层14的第二开口32处随形覆盖而底部下凹以及顶面下凹，形成第三开口33。
103.第三介质层16上涂覆的光刻胶层在第三开口33处随形覆盖而底部下陷，该光刻胶层可以填满第三开口33且顶面平坦，也可以填满或不填满第三开口33但顶面在第三开口33处下凹。
104.在该光刻胶层旋涂过程中，在第三开口33的阻挡作用下，导电桥顶面上方的光刻胶不容易被甩出，因此能够被有效地保留下来，且其厚度、宽度以及形貌均符合制造要求。
105.接着，通过曝光、显影等光刻工序，图案化该光刻胶层，以图案化该光刻胶层，图案化后的光刻胶层能够定义出需要在第一芯片区1、第二芯片区2和导电桥上保留下来的第三介质层16，并至少暴露出导电桥两侧的划片道3中的第三介质层16的表面，且在第三介质层16中打孔（未图示），在第三开口33的阻挡作用下，导电桥顶面上的光刻胶能够被有效地保留下来，且其厚度、宽度以及形貌均符合器件可靠性的要求，由此形成了图案化的光刻胶层，形成第一焊盘15、第二焊盘21的接触孔的位置。
106.本步骤可以在导电桥的第二导电层14的顶面和侧壁上保留第三介质层16，以作为导电桥的钝化层，保证导电桥中第二导电层14以及第一导电层12的电学性能。
107.接着，去除光刻胶层，并通过金属沉积、光刻和湿法刻蚀等工艺，在接触孔（未图示）中形成第一焊盘15、第二焊盘21，所述第一焊盘15、第二焊盘21分别电性接触相应的芯片区中的第一导电层12以及第二导电层14，所述第一导电层12以及第二导电层14分别电性引出。
108.然后，从所述衬底10的背面刻蚀第一芯片区1、第二芯片区2的所述衬底10，以形成暴露出第一介质层11的部分背面的背部开口（未标记）。
109.之后，通过背部开口分别去除第一芯片区1、第二芯片区2中的至少部分第一介质层11和至少部分第二介质层13，在第一芯片区1、第二芯片区2中形成了mems传感器芯片，且第一芯片区1、第二芯片区2中的mems传感器芯片之间通过导电桥的第二导电层14电性连接。
110.需要说明的是，上述实施例中，如在层面结构4的第二介质层13中刻蚀形成第一开口31，且第一开口31为一条沟槽，沟槽的侧底面为导圆角的曲面，由此使得层面结构4的顶面的一个位置处具有开口，这仅仅是本发明技术方案的一种举例，本发明的技术方案并不仅仅限定于此，本领域技术人员可以在此基础上对其进行任意合适的变形。
111.以上所述，仅用以说明本发明的技术方案而非限制，本领域技术人员对本发明的技术方案所做的其它修改或者等同替换，只要不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。